Zusammenfassung – Timing-Steuerung

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy — Lektion 72 von 90.

Aufgabe

Diese Herausforderung testet Ihr Verständnis von Delays, Gate Delays, Assignment Delays, timescale und Clock-Generierung.

Was zu tun ist:

Fügen Sie eine timescale-Direktive mit 1ns / 1ps hinzu
Erzeugen Sie eine Clock, die alle 5 Zeiteinheiten umschaltet (toggles)
Fügen Sie ein AND-Gate mit einem Gate Delay von 3 Zeiteinheiten hinzu
Verwenden Sie ein Assignment Delay, um a nach 2 Zeiteinheiten b zuzuweisen (lesen Sie a sofort)

Probier es selbst

// TODO: Timescale-Direktive hinzufügen (1ns / 1ps)


module timing_challenge;
  reg clk;
  reg a, b;
  wire out;
  
  initial begin
    clk = 0;
  end
  
  // TODO: Erzeuge Clock, der alle 5 Zeiteinheiten umschaltet
  
  
  // TODO: Füge AND-Gatter mit 3 Zeiteinheiten Verzögerung hinzu (Eingänge a, b, Ausgang out)
  
  
  initial begin
    $monitor("Time %0t: clk=%b, a=%b, b=%b, out=%b", $time, clk, a, b, out);
    
    a = 1;
    
    // TODO: Verwende Zuweisungsverzögerung, um a nach 2 Zeiteinheiten b zuzuweisen
    // Lese a jetzt, weise b nach 2 Zeiteinheiten zu
    
    
    #20;
    $finish;
  end
endmodule

Alle Lektionen in Grundlagen

1Einführung

Was ist Verilog Hardware vs. Software Abstraktionsebenen im Design Dein erstes Modul Kommentare

4Operatoren Teil 1

Arithmetische Operatoren Modulo-Operator Vergleichsoperatoren Wiederholung – Einfache Mathematik Bitweise Operatoren

7Zuweisung und Gatter

Kontinuierliche Zuweisung Zuweisung mit Operatoren Integrierte Gatter-Primitive AND OR NOT Gatter XOR XNOR Gatter Zusammenfassung - Logikgatterschaltung

10Entscheidungsfindung

If-Anweisung If - Else Wiederholung - Einfacher Komparator Case-Anweisung Casex und Casez Wiederholung - ALU-Design

13Timing und Verzögerungen

Was sind Verzögerungen Gatter-Verzögerungen Zuweisungsverzögerungen Timescale-Direktive TakterzeugungZusammenfassung – Timing-Steuerung

16Finale Herausforderungen

4-Bit-Zähler Decoder-Design Schieberegister