Endlosschleife
Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 61 von 90.
Die forever-Schleife wiederholt einen Codeblock kontinuierlich, für immer. Sie stoppt niemals von selbst.
Eine forever-Schleife wird ohne end wiederholt ausgeführt. Sie ist nützlich zum Erzeugen von Taktsignalen und anderen kontinuierlichen Signalen in Testbenches.
Syntax:
forever begin
// Code, der sich für immer wiederholt
endEinfaches Beispiel
forever begin
$display("This prints forever");
endDies wird endlos ausgegeben und deine Simulation zum Absturz bringen. Füge immer eine Verzögerung oder eine Abbruchbedingung hinzu.
Eine Uhr erzeugen (häufige Verwendung)
Die häufigste Verwendung von forever besteht darin, eine Uhr zu erzeugen:
initial begin
clk = 0;
forever begin
#5 clk = ~clk; // Umschalten alle 5 Zeiteinheiten
end
endDies erstellt eine Uhr, die während der gesamten Simulation läuft.
Endlos mit Disable
Du kannst eine forever-Schleife mit einer disable-Anweisung stoppen:
initial begin : clock_gen // Name hier hinzugefügt
clk = 0;
forever begin
#5 clk = ~clk;
end
endinitial begin
#100;
disable clock_gen; // Jetzt funktioniert das
endForever im Vergleich zu anderen Schleifen
| Schleife | Stoppt? | Wann verwenden? |
|---|---|---|
for | Ja (nach einer festgelegten Anzahl von Iterationen) | Bekannte Anzahl von Wiederholungen |
while | Ja (wenn die Bedingung falsch ist) | Unbekannte Abbruchbedingung |
repeat | Ja (nach einer festgelegten Anzahl von Iterationen) | Bekannte Anzahl von Wiederholungen |
forever | Nein (nie) | Kontinuierliche Signale (Uhr) |
Wichtige Regeln
| Regel | Erklärung |
|---|---|
| Muss eine Verzögerung enthalten | #10 oder @(posedge clk) |
| Ohne Verzögerung hängt die Simulation | Endlosschleife ohne Zeitfortschritt |
Mit disable verwenden, um zu stoppen | Andernfalls endet die Simulation nie |
| Am besten in Testbenches verwenden | Nicht synthetisierbar |
Aufgabe
Was zu tun ist:
Füge die fehlende forever-Schleife hinzu, um eine Uhr zu erzeugen, die alle 10 Zeiteinheiten umschaltet.
Probier es selbst
module forever_challenge;
reg clk;
initial begin
clk = 0;
// TODO: forever-Schleife hinzufügen, um clk alle 10 Zeiteinheiten umzuschalten
end
endmoduleDiese Lektion enthält ein kurzes Quiz. Starte die Lektion, um es zu beantworten und deinen Fortschritt zu speichern.
Alle Lektionen in Grundlagen
1Einführung
Was ist VerilogHardware vs. SoftwareIhr erstes ModulKommentareAbstraktionsebenen des Designs4Operatoren Teil 1
Arithmetische OperatorenModulo-OperatorVergleichsoperatorenWiederholung – einfache MathematikBitweise Operatoren7Zuweisungen und Gatter
Kontinuierliche ZuweisungZuweisung mit OperatorenIntegrierte Gatter-GrundelementeUND-, ODER- und NICHT-GatterXOR- und XNOR-GatterRückblick – Logikgatter-Schaltung10Entscheidungsfindung
If-AnweisungIf – ElseRückblick – Einfacher KomparatorCase-AnweisungCasex und CasezRückblick – ALU-Entwurf13Zeitsteuerung und Verzögerungen
Was sind Verzögerungen?GatterverzögerungenZuweisungsverzögerungenTimescale-DirektiveTakterzeugungZusammenfassung – Zeitsteuerung2Datentypen
Wire-TypReg-TypInteger und RealVektorenArraysParameterZusammenfassung – Signale deklarieren5Operatoren Teil 2
Logische OperatorenReduktionsoperatorenSchiebeoperatorenVerkettungsoperatorBedingter OperatorRückblick – Operatoren-Herausforderung11Schleifen
For-SchleifeWhile-SchleifeWiederholungsschleifeEndlosschleifeAnweisung deaktivierenRückblick – Schleifenmuster3Zahlensystem
Binäre DarstellungZahlen mit fester BreiteZahlen ohne feste BreiteNegative ZahlenSpezialwerte X und ZZusammenfassung – Zahlenformate6Module
ModulstrukturInput- und Output-PortsInout-PortsModulinstanziierungPortzuordnung nach NamenPortzuordnung nach ReihenfolgeRückblick – Ein Modul erstellenÜbe selbstständig: Online-Verilog-Compiler