Endlosschleife
Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy — Lektion 61 von 90.
Die forever-Schleife wiederholt einen Codeblock kontinuierlich und für immer. Sie stoppt niemals von selbst.
Eine forever-Schleife wird wiederholt ohne Ende ausgeführt. Sie ist nützlich für die Erzeugung von Clocks und anderen kontinuierlichen Signalen in Testbenches.
Syntax:
forever begin
// Code, der sich für immer wiederholt
endEinfaches Beispiel
forever begin
$display("This prints forever");
endDies wird endlos drucken und Ihre Simulation zum Absturz bringen. Fügen Sie immer eine Verzögerung oder eine Abbruchbedingung hinzu.
Erzeugen eines Takts (häufige Verwendung)
Die häufigste Verwendung von forever ist das Erzeugen eines Taktsignals:
initial begin
clk = 0;
forever begin
#5 clk = ~clk; // Umschalten alle 5 Zeiteinheiten
end
endDies erzeugt einen Takt, der während der gesamten Simulation läuft.
Forever with Disable
Sie können eine forever-Schleife mit einer disable-Anweisung stoppen:
initial begin : clock_gen // Name hier hinzugefügt
clk = 0;
forever begin
#5 clk = ~clk;
end
endinitial begin
#100;
disable clock_gen; // Jetzt funktioniert das
endForever vs. andere Schleifen
| Schleife | Stoppt sie? | Wann zu verwenden |
|---|---|---|
for | Ja (nach festen Iterationen) | Bekannte Anzahl von Wiederholungen |
while | Ja (wenn Bedingung falsch) | Unbekannte Stoppbedingung |
repeat | Ja (nach festen Iterationen) | Bekannte Anzahl von Wiederholungen |
forever | Nein (niemals) | Kontinuierliche Signale (Takt) |
Wichtige Regeln
| Regel | Erklärung |
|---|---|
| Muss eine Verzögerung enthalten | #10 oder @(posedge clk) |
| Ohne Verzögerung hängt die Simulation | Endlosschleife ohne Zeitfortschritt |
Verwenden Sie disable zum Stoppen | Oder die Simulation endet nie |
| Am besten in Testbenches verwendet | Nicht synthetisierbar |
Aufgabe
Was zu tun ist:
Add die fehlende forever loop, um einen Takt zu erzeugen, that every 10 time units umschaltet.
Probier es selbst
module forever_challenge;
reg clk;
initial begin
clk = 0;
// TODO: Füge eine forever-Schleife hinzu, um clk alle 10 Zeiteinheiten umzuschalten
end
endmoduleDiese Lektion enthält ein kurzes Quiz. Starte die Lektion, um es zu beantworten und deinen Fortschritt zu speichern.
Alle Lektionen in Grundlagen
1Einführung
Was ist VerilogHardware vs. SoftwareAbstraktionsebenen im DesignDein erstes ModulKommentare4Operatoren Teil 1
Arithmetische OperatorenModulo-OperatorVergleichsoperatorenWiederholung – Einfache MathematikBitweise Operatoren7Zuweisung und Gatter
Kontinuierliche ZuweisungZuweisung mit OperatorenIntegrierte Gatter-PrimitiveAND OR NOT GatterXOR XNOR GatterZusammenfassung - Logikgatterschaltung10Entscheidungsfindung
If-AnweisungIf - ElseWiederholung - Einfacher KomparatorCase-AnweisungCasex und CasezWiederholung - ALU-Design5Operatoren Teil 2
Logische OperatorenReduktionsoperatorenShift-OperatorenVerkettungsoperatorBedingter OperatorZusammenfassung – Operator-Challenge11Schleifen
For-SchleifeWhile-SchleifeRepeat-SchleifeEndlosschleifeDisable-AnweisungRückblick – Schleifenmuster3Zahlensystem
Binäre DarstellungZahlen mit GrößenangabeZahlen ohne GrößenangabeNegative ZahlenSpezialwerte X und ZZusammenfassung – Zahlenformate6Module
ModulstrukturEingangs- und Ausgangs-PortsInout-PortsModul-InstanziierungPort-Mapping nach NamePort-Mapping nach ReihenfolgeZusammenfassung – Ein Modul erstellen