Ihr erstes Modul

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 3 von 90.

Ein module ist der grundlegende Baustein in Verilog. Jeder Teil des Verilog-Codes befindet sich inside einem module.

Stell dir ein module als eine Komponente vor mit:

inputs (eingehende Signale)
outputs (ausgehende Signale)
Behavior (was es tut)

Modulsyntax

module module_name ( inputs, outputs );

  // Alles hier drinnen

endmodule

Jedes Modul beginnt mit module und endet mit endmodule.

Eingänge und Ausgänge

module and_gate(
  input a,     // a kommt IN das Modul
  input b,     // b kommt IN das Modul
  output c     // c geht AUS dem Modul
);

  // Verhalten kommt hierher

endmodule

input = Signal tritt in das Modul ein
output = Signal verlässt das Modul

Verhalten hinzufügen

Nun lassen wir das Modul etwas tun:

module and_gate(
  input a,
  input b,
  output c
);

  assign c = a & b;  // c ist 1 nur wenn a AND b 1 sind

endmodule

assign verbindet die rechte Seite kontinuierlich mit der linken Seite
& bedeutet AND in Verilog

Aufgabe

In dieser Herausforderung musst du ein einfaches module erstellen, das die OR-Operation ausführt.

Was zu tun ist:

Das module sollte or_gate heißen
Es sollte einen input namens x haben
Es sollte einen input namens y haben
Es sollte einen output namens z haben
inside des modules verwende assign, damit z gleich x OR y ist

Der module-Header und seine drei ports sind im Editor bereits vorhanden. Die Zeile, die du hinzufügen musst, ist die assign-Anweisung inside des modules.

Hinweis: In Verilog wird OR mit dem Pipe-Symbol | geschrieben. Es gibt 1 (wahr) aus, wenn mindestens einer der inputs 1 (wahr) ist.

Probier es selbst

// Der Modul-Header und seine Ports sind bereits für dich geschrieben
module or_gate(
  input x,
  input y,
  output z
);

  // Du bist dran: verwende assign, um z auf x OR y zu setzen
  // In Verilog wird OR als | geschrieben

endmodule