Zusammenfassung – Ein Modul erstellen

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy — Lektion 36 von 90.

Aufgabe

Diese Herausforderung kombiniert alles, was Sie in diesem Kapitel gelernt haben. Sie werden ein Modul von Grund auf erstellen und es instanziieren.

Was zu tun ist:

Teil 1: Erstellen Sie ein Modul namens flipflop mit:

1-Bit-Eingang namens clk
1-Bit-Eingang namens d
1-Bit-Eingang namens reset
1-Bit-Ausgang namens q (verwenden Sie reg, zugewiesen in einem always-Block)

Das Modul sollte wie folgt funktionieren:

Wenn reset 1 ist, wird q zu 0
Andernfalls wird q bei jeder Taktflanke zu d

Teil 2: Instanziieren Sie das Modul flipflop im Modul top unter Verwendung von Port-Mapping nach Namen

Verbinden Sie die Ports mit den folgenden Signalen:

Port clk → Signal clock
Port d → Signal data
Port reset → Signal reset_signal
Port q → Signal out

Probier es selbst

// Teil 1: Erstelle das flipflop-Modul

  // TODO: Ports hinzufügen

  // TODO: Always-Block mit posedge clk und posedge reset hinzufügen
  
  // Wenn reset 1 ist, q <= 0
  
  // Sonst q <= d


// Teil 2: Top-Modul mit Instanziierung
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: Instantiiere flipflop mit Instanznamen ff1
  
  // Verwende Port-Mapping nach Namen: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule