Rückblick – Ein Modul erstellen

Teil des Abschnitts Grundlagen der Verilog-Journey von Coddy. Lektion 36 von 90.

Aufgabe

Diese Herausforderung verbindet alles, was du in diesem Kapitel gelernt hast. Du wirst ein Modul von Grund auf erstellen und instanziieren.

Aufgabe:

Teil 1: Erstelle ein Modul namens flipflop mit:

1-Bit-Eingang namens clk
1-Bit-Eingang namens d
1-Bit-Eingang namens reset
1-Bit-Ausgang namens q (verwende reg, zugewiesen in einem always-Block)

Das Modul soll wie folgt funktionieren:

Wenn reset 1 ist, wird q zu 0
Andernfalls wird q bei jeder Taktflanke zu d

Teil 2: Instanziiere das flipflop-Modul im top-Modul mithilfe der Portzuordnung nach Namen

Verbinde die Ports mit den folgenden Signalen:

Port clk → Signal clock
Port d → Signal data
Port reset → Signal reset_signal
Port q → Signal out

Probier es selbst

// Teil 1: Erstelle das flipflop-Modul

  // TODO: Ports hinzufügen

  // TODO: always-Block mit posedge clk und posedge reset hinzufügen
  
  // Wenn reset 1 ist, q <= 0
  
  // Sonst q <= d


// Teil 2: Top-Modul mit Instanziierung
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: Instantiiere flipflop mit Instanzname ff1
  
  // Verwende Port-Mapping nach Namen: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule