4 Bit Counter

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 84번째.

챌린지

0부터 15까지 세고 다시 0으로 돌아가는 4비트 카운터를 만드세요.

모듈 인터페이스

포트	방향	너비	설명
`clk`	input	1 bit	클록 신호
`reset`	input	1 bit	카운터를 0으로 재설정
`count`	output	4 bits	현재 카운터 값

진리표

클록 사이클	count
재설정 후	0
1	1
2	2
...	...
15	15
16	0 (순환하여 돌아감)

아래 모듈을 완성하는 것이 여러분의 과제입니다.

할 일:

reset에서 count를 0으로 설정합니다
각 상승 클록 에지에서 count를 1씩 증가시킵니다
count가 15에 도달하면 다음 증가 시 0으로 순환해야 합니다

직접 해보기

module counter (
  input clk,
  input reset,
  output reg [3:0] count
);
  
  // TODO: posedge clk와 posedge reset이 있는 always 블록 추가
  // 리셋 시: count <= 0
  // 그렇지 않으면: count <= count + 1

endmodule

기초의 모든 레슨

1소개

Verilog란 무엇인가 하드웨어와 소프트웨어 비교 첫 번째 모듈 주석 설계 추상화 수준

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit CounterDecoder Design Shift Register

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