Testbench 작성하기

Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 82번째.

챌린지

이번 레슨에서는 신호등 컨트롤러가 올바르게 작동하는지 확인하기 위한 `testbench`를 작성합니다.

수행할 작업:

다음 작업을 수행하는 `testbench`를 생성하세요:

신호 선언 (`clk` 및 `reset`용 `reg`, `red`, `yellow`, `green`용 `wire`)
이름이 `uut`인 `traffic_light` 모듈 인스턴스화
1 시간 단위마다 토글되는 `clock` 생성
2 시간 단위 동안 `reset`을 적용한 후 해제
100 시간 단위 동안 `simulation` 실행

직접 해보기

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);

  reg [1:0] state;
  reg [5:0] counter;

  // 출력 할당
  always @(*) begin
    case (state)
      0: begin green = 1; yellow = 0; red = 0; end
      1: begin green = 0; yellow = 1; red = 0; end
      2: begin green = 0; yellow = 0; red = 1; end
      default: begin green = 0; yellow = 0; red = 1; end
    endcase
  end

  // 타이밍이 있는 상태 머신
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      state <= 2;
      counter <= 0;
    end else begin
      if (counter == 0) begin
        case (state)
          0: begin
            state <= 1;
            counter <= 10;
          end
          1: begin
            state <= 2;
            counter <= 40;
          end
          2: begin
            state <= 0;
            counter <= 30;
          end
        endcase
      end else begin
        counter <= counter - 1;
      end
    end
  end

endmodule

module testbench;
  // TODO: clk와 reset을 위한 reg 선언
  
  // TODO: red, yellow, green을 위한 wire 선언
  

  // TODO: traffic_light 모듈을 uut 이름으로 인스턴스화
  // clk, reset, red, yellow, green 연결
  

  // TODO: 클록 생성 (매 1 타임 유닛마다 토글)
  

  initial begin
    $display("Traffic Light Test");
    
    // TODO: clk를 0으로 초기화
    
    // TODO: 리셋 적용 (2 타임 유닛 동안 reset=1, 이후 reset=0)
    
    
    // TODO: 100 타임 유닛 동안 시뮬레이션 실행
    
    
    $display("Test complete");
    $finish;
  end
endmodule