시프트 레지스터

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 86번째.

챌린지

시프트 레지스터는 각 클록 에지에서 데이터를 왼쪽에서 오른쪽으로 이동시킵니다. 각 비트는 다음 위치로 이동합니다.

4비트 시프트 레지스터의 작동 방식

Initial: q0=0, q1=0, q2=0, q3=0
Each clock: q0 = d, q1 = old q0, q2 = old q1, q3 = old q2
Shifting in d = 1, 0, 1, 0:
Clock 1 (d=1): q0=1, q1=0, q2=0, q3=0
Clock 2 (d=0): q0=0, q1=1, q2=0, q3=0
Clock 3 (d=1): q0=1, q1=0, q2=1, q3=0
Clock 4 (d=0): q0=0, q1=1, q2=0, q3=1

4번의 클록 사이클 후 첫 번째 입력 비트가 q3에 도달합니다.

모듈 인터페이스

포트	방향	너비	설명
`clk`	input	1비트	클록 신호
`reset`	input	1비트	모든 출력을 0으로 재설정
`d`	input	1비트	데이터 입력
`q0`	output	1비트	첫 번째 플립플롭 출력
`q1`	output	1비트	두 번째 플립플롭 출력
`q2`	output	1비트	세 번째 플립플롭 출력
`q3`	output	1비트	네 번째 플립플롭 출력

아래 모듈을 완성하는 것이 과제입니다.

수행할 작업:

reset 시 모든 출력을 0으로 설정합니다.
각 상승 클록 에지에서 데이터를 왼쪽에서 오른쪽으로 이동합니다:
1. q0은 d를 받습니다.
2. q1은 이전 q0을 받습니다.
3. q2는 이전 q1을 받습니다.
4. q3은 이전 q2를 받습니다.

직접 해보기

module shift_register (
  input clk,
  input reset,
  input d,
  output reg q0,
  output reg q1,
  output reg q2,
  output reg q3
);
  
  // TODO: always @(posedge clk or posedge reset) 추가
  // 리셋 시: q0<=0, q1<=0, q2<=0, q3<=0
  // 그 외: 데이터 시프트: q0 <= d, q1 <= q0, q2 <= q1, q3 <= q2

endmodule