이름을 이용한 포트 매핑

Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 34번째.

이전 레슨에서는 모듈 정의에 정의된 포트의 순서와 동일한 순서로 신호를 전달하여 모듈을 인스턴스화하는 방법을 배웠습니다. 이 방식은 동작하지만 한 가지 문제점이 있습니다. 순서가 중요하다는 점입니다.

실수로 순서를 바꾸면 신호가 잘못된 포트에 연결됩니다. 이는 디버깅하기 어려울 수 있습니다.

순서 매핑(Order Mapping)의 문제점

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

// 순서 매핑 - 순서는 반드시 일치해야 함
or_gate or1 (input_a, input_b, output_y);  // 올바름
or_gate or1 (input_b, input_a, output_y);  // 잘못됨! 입력이 바뀜

두 번째 줄은 input_b를 in1에, input_a를 in2에 연결합니다. 이는 쉽게 놓칠 수 있는 미묘한 버그입니다.

해답: 이름에 의한 포트 매핑

이름에 의한 포트 매핑은 연결을 생성하기 위해 포트 이름을 사용합니다. 각 연결이 명시적으로 지정되어 있으므로 순서는 상관없습니다.

Syntax:

module_name instance_name (
  .port_name(signal),
  .port_name(signal)
);

포트 이름 앞의 점 .은 module 내부의 port를 참조하고 있음을 나타냅니다. 괄호 안의 signal은 여기에 연결하는 신호입니다.

예시

or_gate or1 (
  .in1(input_a),
  .in2(input_b),
  .result(output_y)
);

이것은 명시적으로 다음과 같이 나타냅니다:

포트 in1에 신호 input_a가 연결됩니다
포트 in2에 신호 input_b가 연결됩니다
포트 result에 신호 output_y가 연결됩니다

순서는 상관없습니다

이름에 의한 포트 매핑(port mapping)을 사용하면 연결 순서를 어떤 순서로든 작성할 수 있습니다:

// 세 개 모두 동일합니다

or_gate or1 (
  .in1(input_a),
  .in2(input_b),
  .result(output_y)
);

or_gate or1 (
  .result(output_y),
  .in1(input_a),
  .in2(input_b)
);

or_gate or1 (
  .in2(input_b),
  .result(output_y),
  .in1(input_a)
);

각 연결에 라벨이 붙어 있기 때문에 세 가지 모두 정확히 동일하게 동작합니다.

챌린지

port mapping by name을 사용하여 누락된 포트 연결을 추가하여 인스턴스화를 완료하세요.

해야 할 일:

clk 포트를 clock_signal 신호에 연결하세요.
data_in 포트를 input_data 신호에 연결하세요.
data_out 포트를 output_data 신호에 연결하세요.

직접 해보기

module register (
  input clk,
  input [7:0] data_in,
  output reg [7:0] data_out
);
  always @(posedge clk) begin
    data_out <= data_in;
  end
endmodule

module top (
  input clock_signal,
  input [7:0] input_data,
  output [7:0] output_data
);
  
  register reg1 (
    // TODO: .port(signal) 구문을 사용하여 포트 매핑 추가
  );
  
endmodule