테스트벤치란 무엇인가

Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 73번째.

testbench는 다른 모듈을 테스트하는 데 사용되는 특별한 Verilog module입니다. 설계에 inputs를 제공하고 outputs가 올바른지 확인합니다.

Why Do We Need a Testbench?

모듈을 설계할 때 모듈이 올바르게 작동하는지 확인해야 합니다. testbench를 사용하면 다음을 수행할 수 있습니다:

모듈에 다양한 input values 적용하기
outputs 관찰하기

출력이 예상과 일치하는지 확인합니다
수동 테스트 없이 자동으로 진행합니다

Testbench vs Design Module

	Design Module	Testbench
목적	하드웨어 구현	design module 테스트
ports가 있습니까?	예 (inputs 및 outputs)	아니요 (독립적임)
합성 가능 여부	예	아니요 (simulation 전용)

간단한 Testbench 예제

module testbench;              // 포트 없음!

  // 입력과 출력은 우리가 테스트하는 모듈(DUT)에서 옵니다.
  reg a, b;                    // 입력용 reg
  wire c;                      // 출력용 wire
  

  // 이것은 모듈 인스턴스화입니다 — and_gate 모듈의 복사본을 생성하고 dut라고 이름을 붙입니다
  and_gate dut (               // DUT 인스턴스화
    .a(a),
    .b(b),
    .c(c)
  );

  // 이것은 테스트 중인 모듈의 입력에 테스트 값을 적용하는 initial 블록입니다.
  initial begin                // 테스트 값 적용
    a = 0; b = 0; #10;
    a = 0; b = 1; #10;
    a = 1; b = 0; #10;
    a = 1; b = 1; #10;
    $finish;
  end
endmodule

핵심 포인트

Testbench에는 ports가 없습니다.
reg는 변경되는 signals(DUT로의 inputs)에 사용됩니다.
wire는 DUT로부터의 signals(outputs)에 사용됩니다.

테스트 중인 모듈은 DUT(Design Under Test)라고 불립니다.
$finish는 시뮬레이션을 종료합니다.

다음 레슨에서는 자극(stimulus) 생성, 결과 표시 및 기타 testbench 기능에 대해 다룰 것입니다.

챌린지

AND 게이트 모듈이 주어집니다. 여러분의 작업은 테스트벤치에 누락된 부분을 추가하는 것입니다.

해야 할 일:

테스트벤치에 다음 항목들을 추가하세요:

입력 a와 b에 대한 reg 선언하기
출력 c에 대한 wire 선언하기
and_gate를 dut라는 이름으로 인스턴스화하고 포트 연결하기

직접 해보기

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

module testbench;
  
  // Task 1: 입력 a와 b에 대한 reg 선언
  
  
  // Task 2: 출력 c에 대한 wire 선언
  

  // Task 3: and_gate를 dut라는 이름으로 인스턴스화
  // .a(a), .b(b), .c(c) 연결


  initial begin
    a = 0; b = 0; #10 $display("%d & %d = %d", a, b, c);
    a = 0; b = 1; #10 $display("%d & %d = %d", a, b, c);
    a = 1; b = 0; #10 $display("%d & %d = %d", a, b, c);
    a = 1; b = 1; #10 $display("%d & %d = %d", a, b, c);
    $finish;
  end
endmodule