Recap - Declare Signals
Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 12번째.
챌린지
이 장에서 배운 내용을 바탕으로 누락된 신호 선언을 추가하세요.
할 일:
- 8-bit wire인
data를 선언하세요. - 4-bit reg인
counter를 선언하세요. - integer인
i를 선언하세요. 직접 해보기
module data_types; // data라는 8비트 wire를 선언 // counter라는 4비트 reg를 선언 // i라는 integer를 선언 // 값이 255인 MAX라는 parameter를 선언 endmodule
기초의 모든 레슨
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic직접 연습해 보세요: 온라인 Verilog 컴파일러