로직 설계하기
Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 44번째.
챌린지
로직을 설계한다는 것은 진리표를 바탕으로 회로에 필요한 식을 알아내는 것을 의미합니다.
진리표:
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 0 |
| 0 | 1 | 1 | 0 |
| 1 | 0 | 1 | 0 |
| 1 | 1 | 0 | 1 |
2단계: sum에 대한 패턴 찾기
- a=0, b=1 또는 a=1, b=0일 때 sum = 1
- a와 b가 서로 다를 때 sum = 1
- 서로 다름 = XOR →
sum = a ^ b
3단계: carry에 대한 패턴 찾기
- a=1이고 b=1일 때만 carry = 1
- 둘 다 해당 = AND →
carry = a & b
4단계: 식 작성하기
sum = a ^ b
carry = a & b
수행할 작업:
module 내부에 누락된 로직 식을 추가하는 것입니다.
1. sum (a XOR b)에 대한 assign 문을 추가하세요.
2. carry (a AND b)에 대한 assign 문을 추가하세요.
직접 해보기
module half_adder (
input a,
input b,
output sum,
output carry
);
endmodule