상태 정의하기

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 79번째.

챌린지

신호등 컨트롤러는 특정 시간 간격에 따라 서로 다른 신호등 상태(Red, Yellow, Green)를 순환하는 유한 상태 머신입니다. 유한 상태 머신(FSM)은 제한된 수의 상태 중 하나일 수 있는 회로입니다. 입력 또는 타이밍에 따라 한 상태에서 다른 상태로 변경됩니다.

이 프로젝트에서는 간단한 교차로를 위한 신호등 컨트롤러를 구축합니다. 신호등에는 세 가지 출력이 있습니다:

신호	출력	의미
Red	`red = 1`	정지
Yellow	`yellow = 1`	주의
Green	`green = 1`	진행

신호는 다음 순서로 순환합니다:

Green → Yellow → Red → Green → …

타이밍 시퀀스

상태	지속 시간	다음 상태
Green	30초	Yellow
Yellow	10초	Red
Red	40초	Green

이 레슨에서는 신호등 컨트롤러의 상태를 정의합니다.

신호등에는 세 가지 가능한 상태가 있습니다:

상태	신호	코드
Green	Green 신호 켜짐	2'b00
Yellow	Yellow 신호 켜짐	2'b01
Red	Red 신호 켜짐	2'b10

누락된 부분을 추가하여 모듈을 완성하세요.

할 일:

상태 인코딩 정의: 0=Green, 1=Yellow, 2=Red

state라는 이름의 2비트 레지스터를 선언하세요
counter라는 이름의 6비트 레지스터를 선언하세요(최대 40초까지 타이밍을 지정하기 위함). 이 단계에서는 사용하지 않습니다. 이를 사용해 시간을 세는 타이밍 로직은 이 프로젝트의 뒷부분인 전환 타이밍 지정 단계에서 추가됩니다
조합 always 블록 안에 출력 할당을 추가하세요. always @(*) begin ... end 내부에 case (state)를 포함해야 합니다. red, yellow, green은 output reg로 선언되어 있으며, reg는 이러한 블록 내부에서만 할당할 수 있습니다. @(*)는 블록이 읽는 값이 변경될 때마다 블록이 다시 실행된다는 의미이며, 여기서는 state가 해당 값입니다:
- state가 0일 때: green = 1, yellow = 0, red = 0
- state가 1일 때: green = 0, yellow = 1, red = 0
- state가 2일 때: green = 0, yellow = 0, red = 1

직접 해보기

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // TODO: Task 1 - 상태 레지스터 선언 (2비트)
  
  // TODO: Task 2 - 카운터 레지스터 선언 (6비트)
  

  // TODO: Task 3 - case (state)를 사용한 출력 할당
  // 상태 0: green=1, yellow=0, red=0
  // 상태 1: green=0, yellow=1, red=0
  // 상태 2: green=0, yellow=0, red=1

endmodule