Recap - Timing Control

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 72번째.

챌린지

이 챌린지는 delay, gate delay, assignment delay, timescale 및 clock generation에 대한 이해도를 평가합니다.

수행할 작업:

timescale directive를 1ns / 1ps와 함께 Add
5 time units마다 toggles하는 clock을 Generate
3 time unit gate delay가 있는 AND gate를 Add
assignment delay를 사용하여 2 time units after a를 b에 assign (a는 immediately Read)

직접 해보기

// TODO: timescale 지시문 추가 (1ns / 1ps)


module timing_challenge;
  reg clk;
  reg a, b;
  wire out;
  
  initial begin
    clk = 0;
  end
  
  // TODO: 5 시간 단위마다 토글되는 클록 생성
  
  
  // TODO: 3 시간 단위 지연이 있는 AND 게이트 추가 (입력 a, b, 출력 out)
  
  
  initial begin
    $monitor("Time %0t: clk=%b, a=%b, b=%b, out=%b", $time, clk, a, b, out);
    
    a = 1;
    
    // TODO: 할당 지연을 사용하여 2 시간 단위 후에 a를 b에 할당
    // 지금 a를 읽고, 2 시간 단위 후에 b에 할당
    
    
    #20;
    $finish;
  end
endmodule