무한 반복문
Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 61번째.
forever 루프는 코드 블록을 지속적으로, 영원히 반복합니다. 스스로 멈추지 않습니다.
forever 루프는 끝없이 반복하여 실행됩니다. 테스트벤치에서 클록 및 기타 연속 신호를 생성하는 데 유용합니다.
구문:
forever begin
// 영원히 반복되는 코드
end간단한 예제
forever begin
$display("This prints forever");
end이것은 무한히 출력되어 시뮬레이션을 중단시킵니다. 항상 지연 시간이나 종료 조건을 추가하세요.
클럭 생성하기 (일반적인 사용 예)
forever의 가장 일반적인 사용법은 클럭을 생성하는 것입니다:
initial begin
clk = 0;
forever begin
#5 clk = ~clk; // 5 시간 단위마다 토글
end
end이것은 전체 시뮬레이션 동안 실행되는 시계(clock)를 생성합니다.
Disable을 사용한 Forever
disable 문을 사용하여 forever 루프를 중지할 수 있습니다:
initial begin : clock_gen // 여기에 이름 추가됨
clk = 0;
forever begin
#5 clk = ~clk;
end
endinitial begin
#100;
disable clock_gen; // 이제 이게 작동합니다
endForever vs 기타 루프
| 루프 | 정지 여부 | 사용 시기 |
|---|---|---|
for | 예 (고정된 반복 횟수 후) | 반복 횟수(repeats)를 알고 있을 때 |
while | 예 (조건이 거짓일 때) | 정지 조건을 알 수 없을 때 |
repeat | 예 (고정된 반복 횟수 후) | 반복 횟수(repeats)를 알고 있을 때 |
forever | 아니오 (절대 정지하지 않음) | 연속 신호 (시계/클록) |
주요 규칙
| 규칙 | 설명 |
|---|---|
| 딜레이를 포함해야 함 | #10 또는 @(posedge clk) |
| 딜레이가 없으면 시뮬레이션이 멈춤 | 시간 진행이 없는 무한 루프 |
중지하려면 disable과 함께 사용 | 그렇지 않으면 시뮬레이션이 종료되지 않음 |
| 테스트벤치에서 사용하는 것이 가장 좋음 | 합성 불가능(Not synthesizable) |
챌린지
수행할 작업:
10 time units마다 토글되는 클록을 생성하기 위해 누락된 forever loop를 추가하세요.
직접 해보기
module forever_challenge;
reg clk;
initial begin
clk = 0;
// TODO: 10 시간 단위마다 clk를 토글하는 forever 루프 추가
end
endmodule
실력 점검이 레슨에는 짧은 퀴즈가 포함되어 있습니다. 레슨을 시작해 문제를 풀고 진행 상황을 기록하세요.
