Forever Loop

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 61번째.

forever loop은 코드 블록을 계속해서, forever repeats합니다. 스스로 멈추지 않습니다.

forever 루프는 끝없이 반복해서 실행됩니다. 테스트벤치에서 클록과 기타 연속 신호를 생성하는 데 유용합니다.

구문:

forever begin
  // 영원히 반복되는 코드
end

forever begin
  $display("This prints forever");
end

이 코드는 끝없이 출력되어 시뮬레이션을 중단시킵니다. 항상 Add 지연 또는 중지 조건을 추가하세요.

forever의 가장 일반적인 사용은 클록을 생성하는 것입니다:

initial begin
  clk = 0;
  forever begin
    #5 clk = ~clk;   // 5 시간 단위마다 토글
  end
end

이것은 전체 시뮬레이션 동안 실행되는 시계를 만듭니다.

disable 문을 사용하여 forever loop를 중지할 수 있습니다:

initial begin : clock_gen   // 여기에 이름 추가됨
  clk = 0;
  forever begin
    #5 clk = ~clk;
  end
end

initial begin
  #100;
  disable clock_gen;   // 이제 이게 작동합니다
end

챌린지

할 일:

10 time units마다 토글되는 클록을 생성하도록 누락된 forever loop를 추가하세요.

직접 해보기

module forever_challenge;
  reg clk;
  
  initial begin
    clk = 0;
    // TODO: 10 시간 단위마다 clk를 토글하는 forever 루프 추가
  end
endmodule

실력 점검

이 레슨에는 짧은 퀴즈가 포함되어 있습니다. 레슨을 시작해 문제를 풀고 진행 상황을 기록하세요.

기초의 모든 레슨

2Data Types

5Operators Part 2

8Half Adder Project

11Loops

14Testbench Basics

17UART