Verilog란 무엇인가
Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 1번째.
Verilog는 단순한 논리 게이트부터 복잡한 프로세서에 이르기까지 디지털 전자 회로를 모델링, 설계 및 시뮬레이션하는 데 사용되는 하드웨어 기술 언어(HDL)입니다.
CPU에서 순차적으로 실행되는 소프트웨어 언어와 달리, Verilog는 병렬로 작동하는 하드웨어를 기술합니다. ModelSim, Vivado, Quartus와 같은 툴에서 사용되며 FPGA 및 ASIC 설계의 산업 표준입니다.
이 코스에서는 기초적인 시뮬레이션 출력부터 시작하여 조합 및 순차 회로를 구축하고, 나아가 카운터, 시프트 레지스터, UART 인터페이스와 같은 실제 모듈을 설계하기까지 Verilog를 기초부터 배우게 됩니다.
챌린지
쉬움첫 번째 Verilog 프로그램에 오신 것을 환영합니다! 코드가 이미 작성되어 있습니다.
수행할 작업:
- 코드를 확인하세요 — C 언어의
printf와 유사하게 텍스트를 출력하기 위해$display를 사용합니다. - Run Code를 클릭하여 컴파일 및 시뮬레이션을 실행하세요
- 출력에서
Hello World!를 확인할 수 있습니다
참고: 모든 Verilog 프로그램은 module 내부에서 실행됩니다. initial 블록은 시뮬레이션 시작 시 한 번 실행되며, $finish는 시뮬레이션을 종료합니다.
직접 해보기
module main;
initial begin
$display("Hello World!");
$finish;
end
endmodule