Verilog란 무엇인가

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 1번째.

Verilog은 간단한 논리 게이트부터 복잡한 프로세서에 이르기까지 디지털 전자 회로를 모델링하고, 설계하고, 시뮬레이션하는 데 사용되는 하드웨어 기술 언어(HDL)입니다.

CPU에서 순차적으로 실행되는 소프트웨어 언어와 달리, Verilog는 병렬로 작동하는 하드웨어를 설명합니다. Verilog는 FPGA 및 ASIC 설계의 업계 표준이며, ModelSim, Vivado, Quartus와 같은 도구에서 사용됩니다.

이 과정에서는 기초 시뮬레이션 출력부터 시작하여 조합 회로와 순차 회로를 구축하고, 최종적으로 카운터, 시프트 레지스터, UART 인터페이스와 같은 실제 모듈을 설계하면서 Verilog를 처음부터 배우게 됩니다.

챌린지

쉬움

첫 번째 Verilog 프로그램에 오신 것을 환영합니다! 코드는 이미 작성되어 있습니다.

할 일:

참고: 모든 Verilog 프로그램은 module 안에서 실행됩니다. initial 블록은 시뮬레이션 시작 시 한 번 실행되고, $finish는 시뮬레이션을 종료합니다.

직접 해보기

module main;
  initial begin
    $display("Hello World!");
    $finish;
  end
endmodule

기초의 모든 레슨

1소개

4Operators Part 1

7Assign And Gates

10Decision Making

13Timing And Delays

16Final Challenges