복습 - 모듈 만들기

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 36번째.

챌린지

이 과제는 이 장에서 배운 모든 내용을 종합합니다. 처음부터 모듈을 만들고 이를 인스턴스화합니다.

할 일:

파트 1: 다음과 같은 flipflop 모듈을 만드세요.

이름이 clk인 1비트 입력
이름이 d인 1비트 입력
이름이 reset인 1비트 입력
이름이 q인 1비트 출력(항상 블록에서 할당되는 reg 사용)

모듈은 다음과 같이 동작해야 합니다.

reset이 1이면 q는 0이 됩니다.
그렇지 않으면 각 클록 에지에서 q는 d가 됩니다.

파트 2: 이름을 사용한 포트 매핑으로 top 모듈에서 flipflop 모듈을 인스턴스화하세요.

포트를 다음 신호에 연결하세요.

포트 clk → 신호 clock
포트 d → 신호 data
포트 reset → 신호 reset_signal
포트 q → 신호 out

직접 해보기

// 파트 1: flipflop 모듈 만들기

  // TODO: 포트 추가하기

  // TODO: posedge clk와 posedge reset을 사용하는 always 블록 추가하기
  
  // reset이 1이면 q <= 0
  
  // 그렇지 않으면 q <= d


// 파트 2: 인스턴스화를 포함하는 top 모듈
module top (
  input clock,
  input data,
  input reset_signal,
  output out
);

  // TODO: 인스턴스 이름을 ff1로 지정하여 flipflop 인스턴스화하기
  
  // 이름을 사용한 포트 매핑 적용하기: .clk(clock), .d(data), .reset(reset_signal), .q(out)

endmodule