조건 연산자

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 28번째.

조건 연산자 ? :는 조건에 따라 두 값 중 하나를 선택합니다. 삼항 연산자라고도 합니다. 조건 연산자는 조건을 평가하고 두 값 중 하나를 반환합니다:

condition ? value_if_true : value_if_false

조건이 참(1)이면 첫 번째 값이 반환됩니다. 거짓(0)이면 두 번째 값이 반환됩니다.

조건 연산자를 사용하는 이유

한 줄에 간단한 if-else 논리를 작성할 수 있는 간결한 방법입니다. 일반적인 사용 사례는 다음과 같습니다.

두 신호 중 하나 선택하기
멀티플렉서 만들기
기본값 설정하기
인라인 조건부 할당

구문 및 예제

기본 예제:

result = (a > b) ? a : b;   // result에 a와 b 중 더 큰 값이 저장됩니다

값 중에서 선택하기:

data_out = (enable) ? data_in : 8'b00000000;   // Output data if enabled, else 0

조건에 따라 신호 반전:

out = (invert) ? ~in : in;   // invert가 1이면 반전된 값을 출력하고, 그렇지 않으면 원래 값을 출력합니다

코드 예제

module conditional_demo;
  reg [3:0] a, b, max;
  reg enable;
  reg [3:0] data_in, data_out;
  
  initial begin
    a = 4'd7;
    b = 4'd9;
    enable = 1;
    data_in = 4'b1010;
    
    max = (a > b) ? a : b;           // 9
    data_out = (enable) ? data_in : 4'b0000;   // 1010
    
    $display("max = %d", max);
    $display("data_out = %b", data_out);
    $finish;
  end
endmodule

출력:

max = 9
data_out = 1010

중첩 조건 연산자

여러 항목을 선택할 때 조건 연산자를 중첩할 수 있습니다.

result = (a > b) ? a : (b > c) ? b : c;   // a > b이면 a, 그렇지 않으면 b와 c 중 더 큰 값

중첩 조건을 명확하게 하려면 괄호를 사용하세요.

중요한 참고 사항

조건의 평가 결과가 0이 아닌(알려진) 값이면 참으로 처리됩니다
두 값 옵션의 비트 폭을 동일하게 유지하세요. 서로 다르면 Verilog가 더 좁은 쪽을 자동으로 확장합니다
이 연산자는 연속 할당(assign)과 절차 블록(always, initial)에서 사용할 수 있습니다

챌린지

각 작업에 맞는 조건식을 작성하세요.

해야 할 일:

x와 y 중 더 큰 값으로 max를 설정하세요.
val의 절댓값으로 abs를 설정하세요(음수이면 양수로 만드세요).
enable이 1이면 data 로, 그렇지 않으면 8'b0로 output_data를 설정하세요.

직접 해보기

module conditional_challenge;
  reg [3:0] x, y;
  reg [3:0] max;
  reg signed [3:0] val;
  reg [3:0] abs;
  reg enable;
  reg [7:0] data;
  reg [7:0] output_data;
  
  initial begin
    x = 4'd12;
    y = 4'd8;
    val = -4'sd5;
    enable = 1;
    data = 8'b10101010;
    
    max = ______;          // x와 y 중 더 큰 값
    abs = ______;          // val의 절댓값
    output_data = ______;  // enable이면 data, 그렇지 않으면 0
    
    $display("max = %d", max);
    $display("abs = %d", abs);
    $display("output_data = %b", output_data);
    $finish;
  end
endmodule