Reg 타입
Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 7번째.
Reg는 Verilog의 두 번째 주요 데이터 타입입니다. wire와 달리, reg는 값을 저장합니다. 이것은 무언가가 그것을 변경할 때까지 그 값을 유지하는 변수입니다.
reg는 값을 저장할 수 있습니다reg는always블록에서 사용됩니다reg는 하드웨어에서 "레지스터"를 의미하는 것이 아닙니다—단지 "저장소"를 의미합니다
reg 선언하기
reg x; // 단일 비트 reg
reg y, z; // 한 줄에 여러 개의 regreg의 작동 방식
module reg_example;
reg x;
initial begin
x = 0; // x는 0이 됩니다
$display("x = %d", x); // 출력: x = 0
x = 1; // x는 1이 됩니다
$display("x = %d", x); // 출력: x = 1
end
endmodule
챌린지
수행할 작업:
count라는 이름의 reg를 추가하세요
치트 시트
reg는 값을 저장하고 변경될 때까지 유지합니다. always 또는 initial 블록 내부에서 사용됩니다.
reg x; // 단일 비트 reg
reg y, z; // 여러 개의 reginitial begin
x = 0; // 값 할당
x = 1; // 값 업데이트
end직접 해보기
module counter(
input clk,
input reset,
output out // 기본적으로 wire 타입 (reg 제거)
);
// 여기에 reg count 선언
endmodule
실력 점검이 레슨에는 짧은 퀴즈가 포함되어 있습니다. 레슨을 시작해 문제를 풀고 진행 상황을 기록하세요.
