테스트벤치

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 90번째.

챌린지

testbench는 설계에 입력을 제공하고 파형 파일을 생성합니다. 자체 포트는 없습니다.

과제

다음 조건을 만족하는 testbench를 작성하세요:

clk, start, data_in(8비트)에 대해 reg를 선언합니다.
tx에 대해 wire를, cnt에 대해 wire [3:0]를 선언합니다.
uart_tx 모듈을 인스턴스화하고 모든 포트를 연결합니다: .clk, .start, .data_in, .tx, .cnt
클록을 생성합니다(5 time units마다 토글).
initial 블록 안에서:
- $dumpfile과 $dumpvars를 사용하여 uart.vcd라는 이름의 파형 파일을 생성합니다.
- 시간 0에 clk = 0, start = 1, data_in = 8'b01000001로 설정합니다.
- 10 time units 후 start를 해제합니다(start = 0).
- 그런 다음 200 time units를 더 기다린 후 $finish를 호출합니다(따라서 시뮬레이션은 시간 210에 종료됩니다).

testbench를 실행한 후 파형을 열어 tx 신호를 확인하세요.

직접 해보기

module uart_tx (
  input clk,
  input start,
  input [7:0] data_in,
  output reg tx,
  output reg [3:0] cnt
);

  reg [9:0] shift_reg;

  initial begin
    cnt = 0;
    tx = 1;
    shift_reg = 0;
  end

  always @(posedge clk) begin
    if (cnt == 0 && start) begin
      shift_reg <= {1'b1, data_in, 1'b0};
      cnt <= 1;
    end
    else if (cnt > 0 && cnt < 9) begin
      tx <= shift_reg[0];
      shift_reg <= shift_reg >> 1;
      cnt <= cnt + 1;
    end
    else if (cnt == 9) begin
      tx <= shift_reg[0];
      shift_reg <= shift_reg >> 1;
      cnt <= 0;
    end
  end

endmodule