Writing The Module
Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 43번째.
챌린지
반가산기는 두 개의 단일 비트를 더하고 다음을 알려 주는 회로입니다:
- sum: 결과(0 또는 1)
- carry: 오버플로가 발생했는지 여부(두 입력이 모두 1일 때 1)
예시
| a | b | sum | carry |
|---|---|---|---|
| 0 | 0 | 0 | 오버플로 없음 |
| 0 | 1 | 1 | 오버플로 없음 |
| 1 | 0 | 1 | 오버플로 없음 |
| 1 | 1 | 0 | 오버플로 (carry = 1) |
이진수에서 1 + 1을 더하면 결과는 1의 올림과 함께 0입니다(십진수에서 5 + 5 = 1의 올림과 함께 0이 되는 것과 같습니다).
로직을 추가하기 전에 모듈 컨테이너를 만들어야 합니다. 이는 반가산기 회로를 담을 빈 틀입니다.
반가산기에서 수행할 작업은 다음과 같습니다:
half_adder라는 모듈 만들기- 두 입력 추가:
a및b - 두 출력 추가:
sum및carry
직접 해보기
// 작업 1: half_adder라는 모듈 생성
// 작업 2: 두 개의 입력 추가: a와 b
// 작업 3: 두 개의 출력 추가: sum과 carry
// 로직은 나중에 추가됩니다
기초의 모든 레슨
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic
Timing The TransitionsWriting The TestbenchVerifying The Output직접 연습해 보세요: 온라인 Verilog 컴파일러