Always 블록
Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 46번째.
procedural block은 C나 Python과 같은 소프트웨어 프로그래밍 언어처럼 문장이 순차적으로 하나씩 차례대로 실행되는 코드 블록입니다. Verilog에는 두 가지 procedural block이 있습니다: initial(한 번 실행)과 always(연속적으로 실행). always 블록부터 시작하겠습니다.
always 블록은 연속적으로 실행됩니다. 즉, 시뮬레이션이 시작되면 영원히 반복됩니다. 플립플롭, 카운터, 조합 논리 회로와 같이 계속해서 작동해야 하는 하드웨어를 기술하는 데 사용됩니다.
기본 구문:
always @(sensitivity_list) begin
// 반복적으로 실행되는 코드
end@(sensitivity_list)는 블록이 언제 실행되는지 알려줍니다. 이것이 없으면(그리고 내부에 #5와 같은 지연이 없으면) 블록이 무한히 루프를 돌며 시뮬레이션이 멈추게(hang) 됩니다.
Always Block Example: Counter
다음은 always 카운터를 생성하기 위해 always 블록을 사용하는 방법에 대한 예시입니다.
module counter (
input clk,
output reg [3:0] count
);
always @(posedge clk) count <= count + 1;
endmodule이 코드가 작동하는 방식
| 부분 | 의미 |
|---|---|
always | 이 코드를 영원히 반복하여 실행합니다 |
@(posedge clk) | 클럭이 0에서 1로 변할 때까지 대기합니다 (상승 엣지) |
count <= count + 1 | count의 현재 값을 가져와 1을 더한 후 다시 저장합니다 |
이 블록은 클럭의 모든 상승 에지(rising edge)에서 실행됩니다. 매번 count가 1씩 증가합니다.
감지 목록 @(posedge clk)는 연속적이 아닌 클록 에지에서만 실행되도록 지시합니다. 이것이 없으면 루프는 지연 없이 무한히 실행됩니다.
다중 신호가 있는 Always Block
특정 신호를 나열할 수 있습니다:
always @(a or b) begin
out = a & b;
end이것은 a 또는 b가 changes할 때(when) runs합니다.
챌린지
이 모듈이 작동하도록 누락된 always 블록을 추가하세요.
작동 방식:
- 각
clk상승 에지(rising edge)마다out1이 0에서 1로 또는 1에서 0으로 반전(toggle)됩니다. out2는out1을 따릅니다 (out1과 동일한 값).
수행할 작업:
always @(posedge clk)블록을 추가하세요.- 내부에서
out1이 반전되도록 만드세요 (out1 = ~out1사용). out2를out1과 같게 만드세요.
직접 해보기
module toggler (
input clk,
output reg out1,
output reg out2
);
initial begin
out1 = 0;
out2 = 0;
end
// TODO: posedge clk가 있는 always 블록 추가
// out1은 매 클럭마다 토글됨
// out2는 out1을 따름
endmodule
실력 점검이 레슨에는 짧은 퀴즈가 포함되어 있습니다. 레슨을 시작해 문제를 풀고 진행 상황을 기록하세요.
