파라미터

동일한 모듈의 사본을 여러 개 만들어 서로 다른 위치에서 사용할 수 있으며, 이를 **multiple instances**라고 합니다. 동일한 코드를 반복해서 작성하는 대신 한 번만 작성하고 필요한 만큼 재사용합니다. 각 인스턴스는 칩 상에서 해당 하드웨어의 별도 사본입니다.

하지만 각 사본이 다를 필요가 있다면 어떻게 해야 할까요? 예를 들어, 8비트 counter 1개, 16비트 counter 1개, 그리고 32비트 counter 1개가 필요한 경우입니다. parameter가 없다면 세 개의 서로 다른 module을 각각 작성해야 할 것입니다.

Parameters가 이 문제를 해결합니다.

파라미터(parameter)는 인스턴스를 생성할 때 설정할 수 있는 상수 값(constant value)입니다. 이를 통해 모듈의 각 복사본을 서로 다르게 구성할 수 있습니다.

Parameter 선언하기

module counter #(
  parameter WIDTH = 8
)(
  input clk,
  output reg [WIDTH-1:0] count
);
  always @(posedge clk) count <= count + 1;
endmodule

#(parameter WIDTH = 8) 구문은 기본값이 8인 WIDTH라는 이름의 파라미터를 정의합니다.

파라미터를 선언할 때, 우리는 module 이름 직후 그리고 포트 목록 이전에 # 기호를 사용합니다. #는 Verilog에 다음에 나오는 내용이 모듈을 설정하는 parameter 목록임을 알려줍니다. 모듈에 parameter가 없는 경우, #를 완전히 생략하면 됩니다.

Parameter 사용하기

parameter는 상수가 필요한 모든 곳에서 사용될 수 있습니다:

reg [WIDTH-1:0] data;        // 벡터 크기
count <= count + 1;           // 어떤 너비와도 작동
assign out = data[WIDTH-1];   // MSB 위치

Overriding Parameters

모듈을 사용할 때 parameter 값을 변경할 수 있습니다:

// 기본 너비 (8비트)
counter u1 (.clk(clk), .reset(reset), .count(count1));

// 16비트로 재정의
counter #(.WIDTH(16)) u2 (.clk(clk), .count(count2));

Multiple Parameters

여러 개의 파라미터를 가질 수 있습니다:

module fifo #(
  parameter DEPTH = 16,
  parameter WIDTH = 8
)(
  input clk, wr_en, rd_en,
  input [WIDTH-1:0] data_in,
  output [WIDTH-1:0] data_out
);
  reg [WIDTH-1:0] memory [0:DEPTH-1];
endmodule

Localparam

localparam은 유사하지만 외부에서 overridden될 수 없습니다:

module example;
  localparam STATE_IDLE = 2'b00;
  localparam STATE_RUN = 2'b01;
  localparam STATE_STOP = 2'b10;
  // These values are fixed inside this module
endmodule

변경되지 않아야 하는 상수에는 localparam을 사용하세요.