Casex와 Casez

Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 56번째.

때로는 값의 특정 비트에만 관심이 있고 다른 비트는 무시할 수 있습니다. 예를 들어, 우선순위 인코더에서는 다른 비트에 관계없이 첫 번째 1 비트를 찾고 싶을 때가 있습니다.

일반적인 case 문을 사용하면 상관없는 비트(don't-care bit)의 모든 가능한 조합을 일일이 나열해야 하는데,이는 버스 폭이 넓은 경우 불가능합니다.

casez 및 casex는 ?, z, 또는 x를 사용하여 특정 비트를 "don't care"로 표시할 수 있게 함으로써 이 문제를 해결합니다.

Casez vs Casex vs Regular Case

Statement	Don't-Care 비트	최적인 용도
`case`	없음	정확한 매칭
`casez`	`z` 또는 `?`	우선순위 인코더 (권장)
`casex`	`x`, `z`, 또는 `?`	사용 지양 (버그를 숨김)

casez는 z 또는 ?인 비트를 무시합니다 (권장됨)
casex는 x 비트도 무시하며, 이는 시뮬레이션 오류를 숨길 수 있습니다

casex가 아닌 casez를 항상 사용하세요. casex가 먼저 만들어졌지만, 엔지니어들은 x 값(흔히 초기화되지 않은 레지스터나 시뮬레이션 오류를 나타냄)을 무시하기 때문에 이것이 위험하다는 것을 깨달았습니다. casez는 더 안전한 대안으로 도입되었습니다.

Example

casez (data)
  4'b???1: out = 0;   // Bit0 must be 1, others don't matter
  4'b??1?: out = 1;   // Bit1 must be 1, others don't matter
  4'b?1??: out = 2;   // Bit2 must be 1, others don't matter
  4'b1???: out = 3;   // Bit3 must be 1, others don't matter
endcase

?는 "don't care"를 의미합니다 — 해당 비트는 0, 1 또는 어떤 값이든 될 수 있습니다.

챌린지

해야 할 일:

누락된 casez 구문을 추가하여 이 디코더가 작동하도록 만드세요.

작동 방식:

input = 4'b???1 → out = 4'b0001
input = 4'b??1? → out = 4'b0010
input = 4'b?1?? → out = 4'b0100
input = 4'b1??? → out = 4'b1000
기본값(Default) → out = 4'b0000

직접 해보기

module decoder (
  input [3:0] in,
  output reg [3:0] out
);
  
  always @(*) begin
    // TODO: casez 문 추가
    // in = 4'b???1 -> out = 4'b0001
    // in = 4'b??1? -> out = 4'b0010
    // in = 4'b?1?? -> out = 4'b0100
    // in = 4'b1??? -> out = 4'b1000
    // default -> out = 4'b0000
  end
  
endmodule