논리 연산자

Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 24번째.

논리 연산자는 전체 값에 대해 작동하며 단일 결과인 1 (참) 또는 0 (거짓)을 반환합니다. 비트 단위로 작동하는 비트 연산자와 달리, 논리 연산자는 전체 값을 참(0이 아닌 값) 또는 거짓(0)으로 취급합니다.

유형	예시	결과
비트 단위 AND	`4'b1010 & 4'b1100`	`4'b1000` (여러 비트)
논리 AND	`(4'b1010 && 4'b1100)`	`1` (단일 비트)

사용 가능한 논리 연산자

연산자	의미	설명
`&&`	논리 AND	두 피연산자가 모두 참(0이 아님)이면 참
`\|\|`	논리 OR	적어도 하나의 피연산자가 참이면 참
`!`	논리 NOT	피연산자가 거짓(0)이면 참

작동 방식

논리 AND (&&):

(5 && 3)   // 1 (둘 다 0이 아님)
(5 && 0)   // 0 (두 번째가 0임)
(0 && 0)   // 0 (둘 다 0임)

논리 OR (||):

(5 || 3)   // 1 (최소 하나가 0이 아님)
(5 || 0)   // 1 (첫 번째가 0이 아님)
(0 || 0)   // 0 (둘 다 0임)

논리 NOT (!):

!5         // 0 (0이 아닌 값은 거짓이 됨)
!0         // 1 (0은 참이 됨)

코드 예제

module logical_demo;
  reg a, b;
  reg and_res, or_res, not_res;
  
  initial begin
    a = 5;
    b = 0;
    
    and_res = (a && b);   // 5 && 0 = 0
    or_res  = (a || b);   // 5 || 0 = 1
    not_res = !a;         // !5 = 0
    
    $display("5 && 0 = %d", and_res);
    $display("5 || 0 = %d", or_res);
    $display("!5     = %d", not_res);
    $finish;
  end
endmodule

출력:

5 && 0 = 0
5 || 0 = 1
!5     = 0

일반적인 사용법

논리 연산자는 if 문과 조건문에서 사용됩니다:

if (a && b)           // a와 b가 모두 0이 아니면 참(True)
  $display("Both true");

if (a || b)           // 적어도 하나가 0이 아니면 참(True)
  $display("At least one true");

if (!reset)           // reset이 0일 때 참(True)
  $display("Reset is inactive");

챌린지

각 작업에 대해 올바른 논리식을 작성하세요.

수행할 작업:

value1과 value2가 모두 참인지 확인하고 and_out에 저장하세요.
value1 또는 value2가 참인지 확인하고 or_out에 저장하세요.
value1이 거짓인지 확인하고 not_out에 저장하세요.

치트 시트

논리 연산자는 전체 값을 참(0이 아님) 또는 거짓(0)으로 취급하며, 단일 비트 결과를 반환합니다.

연산자	의미	결과
`&&`	논리 AND	두 피연산자가 모두 0이 아니면 `1`
`\|\|`	논리 OR	피연산자 중 하나라도 0이 아니면 `1`
`!`	논리 NOT	피연산자가 0이면 `1`

(5 && 3)  // 1
(5 && 0)  // 0
(5 || 0)  // 1
(0 || 0)  // 0
!5        // 0
!0        // 1

비트 연산자와 비교하여, 논리 연산자는 전체 값을 하나로 축약합니다:

4'b1010 &  4'b1100  // 4'b1000 (비트 단위, 여러 비트)
4'b1010 && 4'b1100  // 1       (논리, 단일 비트)

조건문에서 흔히 사용됩니다:

if (a && b)   // 둘 다 0이 아니면 참
if (a || b)   // 하나라도 0이 아니면 참
if (!reset)   // reset이 0일 때 참

직접 해보기

module logical_challenge;
  reg [3:0] value1, value2;
  reg and_out, or_out, not_out;
  
  initial begin
    value1 = 4'd12;
    value2 = 4'd5;
    
    and_out = ______;   // value1 && value2
    or_out  = ______;   // value1 || value2
    not_out = ______;   // !value1
    
    $display("%d && %d = %d", value1, value2, and_out);
    $display("%d || %d = %d", value1, value2, or_out);
    $display("!%d     = %d", value1, not_out);
    $finish;
  end
endmodule