게이트 지연

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 68번째.

이전 강의에서는 #10 a = b;처럼 사용하는 일반 지연을 다뤘습니다. 일반 지연은 문을 실행하기 전에 기다립니다.

이번 강의에서는 게이트 지연을 다룹니다. 이는 and, or, not 같은 내장 게이트 기본 요소에 해당합니다. 게이트 지연은 입력이 바뀐 후 하드웨어 게이트가 출력을 내놓기까지 걸리는 시간을 모델링합니다.

실제 하드웨어에서 게이트는 즉시 반응하지 않습니다. 약간의 지연이 있습니다. 내장 게이트 프리미티브를 사용할 때 지연을 추가하여 게이트의 전파 시간을 시뮬레이션할 수 있습니다. 출력은 지정된 지연이 지난 후에만 변경됩니다.

일반 지연과 게이트 지연의 차이

	일반 지연	게이트 지연
구문	`#10 a = b;`	`and #5 (out, a, b);`
위치	문 앞의 `#`	게이트 기본 요소 안의 `#`
목적	실행하기 전에 대기	게이트 전파 시간 모델링

구문:

gate_type #(delay) (output, input1, input2, ...);

#(delay)는 게이트가 응답하는 데 걸리는 시간 단위 수를 지정합니다.

간단한 예시

and #5 (out, a, b);

이 AND 게이트는 a 또는 b가 변경된 후 출력을 변경하는 데 시간 단위 5가 걸립니다.

다중 입력 게이트 지연

nand #8 (out, a, b, c, d);   // 8시간 단위의 지연이 있는 4입력 NAND

중요한 규칙

규칙	설명
지연은 게이트 이름 뒤에 옵니다	`and #5 (out, a, b)`
지연 값은 시간 단위로 지정됩니다	`timescale` 지시문을 기준으로 합니다
모든 입력이 출력에 영향을 줍니다	어떤 입력이든 바뀌면 출력이 바뀔 수 있지만, 지연 시간 이후에만 바뀝니다
합성할 수 없습니다	게이트 지연은 시뮬레이션에만 사용됩니다

챌린지

이 모듈에 빠진 게이트 지연을 추가하세요. 각 게이트에 서로 다른 지연을 사용하세요.

할 일:

AND 게이트: 시간 단위 지연 5
OR 게이트: 시간 단위 지연 3
NOT 게이트: 시간 단위 지연 2

직접 해보기

module gate_delay_challenge;
  reg a, b;
  wire and_out, or_out, not_out;
  
  // TODO: 5시간 단위 지연이 있는 AND 게이트 추가 (입력 a, b)
  
  // TODO: 3시간 단위 지연이 있는 OR 게이트 추가 (입력 a, b)
  
  // TODO: 2시간 단위 지연이 있는 NOT 게이트 추가 (입력 a)
  

  initial begin
    $monitor("Time %0t: a=%b, b=%b | and=%b, or=%b, not=%b", 
              $time, a, b, and_out, or_out, not_out);
    
    a = 1; b = 1;
    #10 $finish;
  end
endmodule