Arithmetic Operators

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 19번째.

Verilog는 기본 산술 연산자를 제공합니다: +(덧셈), -(뺄셈), *(곱셈) 및 /(나눗셈).

코드 예제:

module arithmetic_demo;
  reg [3:0] a, b;
  reg [7:0] add, sub, mul, div;
  
  initial begin
    a = 4'd9;
    b = 4'd4;
    
    add = a + b;    // 9 + 4 = 13
    sub = a - b;    // 9 - 4 = 5
    mul = a * b;    // 9 * 4 = 36
    div = a / b;    // 9 / 4 = 2
    
    $display("9 + 4 = %d", add);
    $display("9 - 4 = %d", sub);
    $display("9 * 4 = %d", mul);
    $display("9 / 4 = %d", div);
    $finish;
  end
endmodule

출력:

9 + 4 = 13 9 - 4 = 5 9 * 4 = 36 9 / 4 = 2

중요 참고 사항

Division은 정수 나눗셈을 수행합니다(분수 없음).
곱셈 결과를 저장할 수 있을 만큼 result 레지스터의 너비가 충분한지 확인하세요.

챌린지

이 챌린지에서는 +, -, * 및 / 연산자를 사용하여 올바른 산술식을 작성해야 합니다.

해야 할 일:

a + b를 계산하고 add에 저장합니다.
a - b를 계산하고 sub에 저장합니다.
a * b를 계산하고 mul에 저장합니다.
a / b를 계산하고 div에 저장합니다.

직접 해보기

module arithmetic_challenge;
  reg [3:0] a, b;
  reg [7:0] add, sub, mul, div;
  
  initial begin
    a = 4'd12;
    b = 4'd5;
    
    add = ______;   // a + b
    sub = ______;   // a - b
    mul = ______;   // a * b
    div = ______;   // a / b
    
    $display("12 + 5 = %d", add);
    $display("12 - 5 = %d", sub);
    $display("12 * 5 = %d", mul);
    $display("12 / 5 = %d", div);
    $finish;
  end
endmodule