출력 검증하기

Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 83번째.

챌린지

이 레슨에서는 파형 덤프 명령을 추가하고 신호등 컨트롤러가 올바르게 작동하는지 확인합니다.

수행할 작업:

테스트벤치를 다음과 같이 업데이트하세요:

traffic.vcd라는 이름의 파형 파일을 생성하기 위해 $dumpfile을 추가합니다.
테스트벤치의 모든 신호를 덤프하기 위해 $dumpvars를 추가합니다.
시뮬레이션을 실행하고 파형을 확인합니다.

직접 해보기

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // 상태: 0=Green, 1=Yellow, 2=Red
  reg [1:0] state;
  reg [5:0] counter;
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      state <= 2;      // Red에서 시작
      counter <= 0;
    end else begin
      if (counter == 0) begin
        // 상태 변경
        if (state == 0) begin  // Green -> Yellow
          state <= 1;
          counter <= 10;       // Yellow는 10초 동안 지속
        end else if (state == 1) begin  // Yellow -> Red
          state <= 2;
          counter <= 40;       // Red는 40초 동안 지속
        end else begin  // Red -> Green
          state <= 0;
          counter <= 30;       // Green은 30초 동안 지속
        end
      end else begin
        counter <= counter - 1;
      end
    end
  end
  
  // 출력 로직
  always @(*) begin
    red = (state == 2);
    yellow = (state == 1);
    green = (state == 0);
  end
  
endmodule

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  
  always #1 clk = ~clk;
  
  initial begin
    // TODO: "traffic.vcd"를 생성하기 위해 $dumpfile 추가
    
    // TODO: 모든 신호를 덤프하기 위해 $dumpvars 추가 (0, testbench)
    
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    
    clk = 0;
    reset = 1;
    #2 reset = 0;
    
    #90;
    $finish;
  end
endmodule