출력 검증

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 83번째.

챌린지

이 강의에서는 파형 덤프 명령을 추가하고 신호등 컨트롤러가 올바르게 작동하는지 확인합니다.

지금까지 테스트벤치는 숨겨져 있었고 모듈에 추가되었습니다. 이 단계에서는 테스트벤치가 여러분의 파일에 포함됩니다. 이전 단계의 traffic_light 모듈(카운터 타이밍, next 입력 없음)을 유지하고 그 아래에 testbench 모듈을 추가하세요. 파일에 아직 module testbench가 없다면 다음 코드를 복사하세요:

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  always #1 clk = ~clk;
  initial begin
    // TODO: Add $dumpfile to create "traffic.vcd"
    // TODO: Add $dumpvars to dump all signals (0, testbench)
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    clk = 0;
    reset = 1;
    #2 reset = 0;
    #90;
    $finish;
  end
endmodule

할 일:

테스트벤치를 다음과 같이 수정하세요:

$dumpfile을 추가하여 traffic.vcd라는 이름의 파형 파일을 생성하세요
$dumpvars를 추가하여 테스트벤치의 모든 신호를 덤프하세요
시뮬레이션을 실행하고 출력을 확인하세요

이 테스트는 시뮬레이터의 전체 출력을 비교하므로, 테스트벤치는 위 테스트벤치가 출력하는 내용만 정확히 출력해야 하며 다른 내용은 출력하지 않아야 합니다. 즉, $display("Traffic Light Test") 헤더, 신호등이 변경될 때마다 한 줄씩 출력되는 $monitor 행, 매 시간 단위마다 토글되는 클록, 시간 2에 해제되는 리셋, 그리고 #90 후의 $finish가 필요합니다. 다른 $display 행은 추가하지 마세요("Test complete"도 추가하지 않음).

예상 출력(시뮬레이터가 마지막에 $finish called at 92 행을 자동으로 추가합니다):

VCD info: dumpfile traffic.vcd opened for output.
Traffic Light Test
Time 0: red=1, yellow=0, green=0
Time 3: red=0, yellow=0, green=1
Time 65: red=0, yellow=1, green=0
Time 87: red=1, yellow=0, green=0

직접 해보기

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // 상태: 0=Green, 1=Yellow, 2=Red
  reg [1:0] state;
  reg [5:0] counter;
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      state <= 2;      // Red에서 시작
      counter <= 0;
    end else begin
      if (counter == 0) begin
        // 상태 변경
        if (state == 0) begin  // Green -> Yellow
          state <= 1;
          counter <= 10;       // Yellow는 10초 동안 지속
        end else if (state == 1) begin  // Yellow -> Red
          state <= 2;
          counter <= 40;       // Red는 40초 동안 지속
        end else begin  // Red -> Green
          state <= 0;
          counter <= 30;       // Green는 30초 동안 지속
        end
      end else begin
        counter <= counter - 1;
      end
    end
  end
  
  // 출력 로직
  always @(*) begin
    red = (state == 2);
    yellow = (state == 1);
    green = (state == 0);
  end
  
endmodule

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  
  always #1 clk = ~clk;
  
  initial begin
    // TODO: "traffic.vcd"를 생성하려면 $dumpfile 추가
    
    // TODO: 모든 신호(0, testbench)를 덤프하려면 $dumpvars 추가
    
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    
    clk = 0;
    reset = 1;
    #2 reset = 0;
    
    #90;
    $finish;
  end
endmodule