자극 신호 생성

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 74번째.

자극은 디자인이 올바르게 작동하는지 테스트하기 위해 디자인에 적용하는 입력값을 말합니다. 입력값을 바꾸고 출력을 관찰하면 디자인이 예상대로 동작하는지 확인할 수 있습니다.

기계를 테스트하는 것과 비슷하다고 생각해 보세요. 여러 버튼(자극)을 누르고 어떤 일이 일어나는지(출력) 관찰하는 것입니다. 좋은 자극을 만드는 것은 테스트벤치를 작성하는 데 필수적인 부분입니다.

예를 들어, 다음 테스트벤치의 자극(STIMULUS)을 살펴보세요:

module testbench;
  reg a, b;
  wire c;
  
  and_gate dut (
    .a(a),
    .b(b),
    .c(c)
  );

  initial begin
    // 입력 신호 시작 지점
    
    // 테스트 케이스 1: 두 입력 모두 0
    a = 0; b = 0; #10;
    
    // 테스트 케이스 2: a=0, b=1
    a = 0; b = 1; #10;
    
    // 테스트 케이스 3: a=1, b=0
    a = 1; b = 0; #10;
    
    // 테스트 케이스 4: 두 입력 모두 1
    a = 1; b = 1; #10;

    // 입력 신호 종료 지점
    
    $finish;
  end
endmodule

각 자극을 적용한 다음, 다음 자극을 적용하기 전에 10시간 단위(#10) 동안 기다립니다. 이렇게 하면 DUT가 출력을 생성할 시간을 확보할 수 있습니다.

Stimulus를 만드는 방법

방법	가장 적합한 경우	예제
순차 할당	간단한 테스트	`a = 0; b = 0; #10;`
For 루프	모든 조합 테스트	`for (i = 0; i < 4; i++)`
Repeat 루프	패턴 반복	`repeat (10) #5 clk = ~clk;`
Forever 루프	연속 신호	`forever #5 clk = ~clk;`

방법 1: 순차 할당

stimulus를 만드는 가장 간단한 방법입니다. 지연을 두고 값을 하나씩 할당합니다.

initial begin
  a = 0; b = 0; #10;
  a = 0; b = 1; #10;
  a = 1; b = 0; #10;
  a = 1; b = 1; #10;
  $finish;
end

방법 2: For 루프

가능한 모든 입력 조합을 테스트하고 싶을 때 유용합니다.

integer i;

initial begin
  for (i = 0; i < 4; i = i + 1) begin
    {a, b} = i;
    #10;
  end
  $finish;
end

테스트 항목: 00, 01, 10, 11.

방법 3: 반복 루프

같은 자극을 여러 번 반복할 때 유용합니다.

initial begin
  a = 0; b = 1;
  repeat (10) begin
    #10 a = ~a;
  end
  $finish;
end

방법 4: 무한 루프

클록과 같은 연속 신호에 유용합니다.

initial begin
  clk = 0;
  forever #5 clk = ~clk;
end

중요한 규칙

규칙	설명
자극 할당 사이에 지연 시간을 두세요	`#10`을 사용하면 DUT가 응답할 시간을 확보할 수 있습니다
자극 신호에는 `reg`를 사용하세요	시간이 지나면서 값이 바뀌기 때문입니다
끝에 `$finish`를 추가하세요	시뮬레이션을 중지하기 위해서입니다

챌린지

OR 게이트 모듈이 주어집니다. 결과를 출력하기 위해 누락된 자극과 $display 문을 추가하세요.

할 일:

네 가지 입력 조합(00, 01, 10, 11)을 모두 테스트할 자극을 추가하세요.

각 줄에서 x와 y의 값을 설정하세요.
지연을 위해 #10을 추가하세요.
결과를 출력하는 $display를 추가하세요.

$display는 다음과 같아야 합니다.

$display("%d %d | %d", x, y, z);

직접 해보기

module or_gate (
  input x,
  input y,
  output z
);
  assign z = x | y;
endmodule

module testbench;
  reg x, y;
  wire z;
  
  or_gate dut (
    .x(x),
    .y(y),
    .z(z)
  );

  initial begin
    $display("x y | z");
    $display("---------");
    
    // TODO: 0 0에 대한 입력 신호를 적용하고 결과를 출력하기
    
    // TODO: 0 1에 대한 입력 신호를 적용하고 결과를 출력하기
    
    // TODO: 1 0에 대한 입력 신호를 적용하고 결과를 출력하기
    
    // TODO: 1 1에 대한 입력 신호를 적용하고 결과를 출력하기
    
    $finish;
  end
endmodule