For 반복문

Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 58번째.

Verilog의 `loop`를 사용하면 코드 블록을 여러 번 실행할 수 있습니다. `loop`는 반복적인 테스트 패턴 생성, `memory` `initialization`(초기화), 배열 순회 등을 수행할 때 테스bench에서 특히 유용합니다. 병렬로 실행되는 하드웨어 기술과 달리 `loop`는 순차적으로 실행되므로 시뮬레이션 및 테스트에 이상적입니다.

가장 흔히 사용되는 루프는 <strong>for</strong> 루프이며, 이는 지정된 횟수만큼 반복합니다. for 루프는 각 반복마다 변경되는 루프 변수와 함께 코드 블록을 반복적으로 실행합니다. 실행 횟수를 정확하게 제어할 수 있습니다.

구문:

for (initialization; condition; increment) begin
  // 반복할 코드
end

구성 요소	역할	예시
`initialization`	시작 값을 설정합니다	`i = 0`
`condition`	중단 시점을 결정합니다	`i < 10`
`increment`	루프마다 값을 변경합니다	`i = i + 1`

간단한 예제

integer i;

for (i = 0; i < 5; i = i + 1) begin
  $display("i = %d", i);
end

출력:

i = 0
i = 1
i = 2
i = 3
i = 4

이 루프는 5번 실행됩니다 (i = 0, 1, 2, 3, 4).

Testbench에서의 For Loop

For loops는 모든 입력 조합을 테스트하는 데 일반적으로 사용됩니다:

integer test_value;

for (test_value = 0; test_value < 16; test_value = test_value + 1) begin
  $display("test_value = %d", test_value);
end

이것은 4비트 신호의 가능한 16가지 값을 모두 테스트합니다.

Arrays와 함께 사용하는 For Loop

reg [7:0] memory [0:9];
integer i;

initial begin
  for (i = 0; i < 10; i = i + 1) begin
    memory[i] = i * 8;
  end
end

이것은 10개의 memory 위치를 초기화합니다.

중요한 규칙

규칙	설명
`Loop` 변수는 `integer` 또는 `reg`여야 합니다	`wire`가 될 수 없음
여러 문장에는 `begin`/`end`를 사용합니다	두 줄 이상인 경우 필수입니다
무한 루프를 피하세요	`condition`이 결국 거짓이 되는지 확인하세요
테스트벤치에서 사용하기에 가장 적합합니다	대부분의 루프는 합성할 수 없습니다

챌린지

수행할 작업:

0부터 3까지의 숫자를 print하기 위해 누락된 for loop를 Add하세요.

직접 해보기

module for_challenge;
  integer i;
  
  initial begin
    $display("Printing 0 to 3:");
    
    // TODO: for 루프 추가
    // i = 0으로 초기화
    // i < 4인 동안 루프
    // i = i + 1로 증가
    // 안에서 i 출력
    
    $finish;
  end
endmodule