If 문

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 52번째.

if 문은 조건이 참일 때만 코드를 실행하는 의사 결정 블록입니다. if 문은 조건을 확인합니다.

조건이 true(1)이면 내부 코드가 실행됩니다. 조건이 false(0)이면 코드를 건너뜁니다.

구문:

if (condition) begin
  // condition이 true일 때 코드가 실행됩니다
end

간단한 예제

if (reset) begin
  count = 0;
end

이 예시에서는:

begin과 end는 코드 블록의 시작과 끝을 표시하는 데 사용됩니다

reset이 1(참)이면 begin과 end 사이의 코드가 실행됩니다 → count가 0이 됩니다
reset이 0(거짓)이면 내부의 코드가 건너뛰어집니다 → 아무 일도 일어나지 않습니다

begin과 end는 다른 프로그래밍 언어의 중괄호 { }와 같은 역할을 합니다. 이들은 문을 하나로 묶어 Verilog가 어떤 코드가 if 조건에 속하는지 알 수 있게 합니다. 여기에는 문이 하나뿐이지만, 일관성을 위해 begin과 end를 사용하는 것이 여전히 좋은 습관입니다.

Always 블록의 If 문

always @(posedge clk) begin
  if (reset)
    count <= 0;
end

참고: 단일 명령문에는 begin과 end가 선택 사항입니다. 예를 들어, 위의 always 블록에는 명령문이 하나뿐이므로 if 뒤에 begin/end가 필요하지 않습니다.

조건에는 어떤 표현식이든 사용할 수 있습니다

if (a > b) begin
  max = a;
end

if (a && b) begin
  out = 1;
end

if (data == 8'hFF) begin
  match = 1;
end

중요한 규칙

규칙	설명
조건에는 어떤 표현식이든 사용할 수 있습니다	0이 아닌(그리고 알려진) 값은 참으로, 0은 거짓으로 취급됩니다
여러 문장에는 `begin` / `end`가 필요합니다	다른 언어의 `{ }`와 같습니다
`begin`/`end`가 없으면 문장 하나만 이어집니다	바로 다음 문장만 `if`에 속합니다

챌린지

해야 할 일:

이 코드가 작동하도록 누락된 if 문을 추가하세요.

enable이 1이면 out은 a & b와 같아야 합니다.
enable이 0이면 out은 0으로 유지되어야 합니다(변경되지 않음).

시작 코드는 out = 0으로 초기화하고 두 경우를 모두 테스트합니다.

직접 해보기

module if_challenge;
  reg a, b, enable;
  reg out = 0;
  
  initial begin
    a = 1;
    b = 1;
    
    // 테스트 케이스 1: enable = 1
    enable = 1;
    // TODO: if 문 추가 (out = a & b)
    $display("enable=1: out = %d (should be 1)", out);
    
    // 테스트 케이스 2: enable = 0
    enable = 0;
    out = 0; 
    // TODO: out은 0을 유지해야 함
    $display("enable=0: out = %d (should be 0)", out);
    
    $finish;
  end
endmodule