If 문
Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 52번째.
if 문은 조건이 참일 때만 코드를 실행하는 의사 결정 블록입니다. if 문은 조건을 확인합니다.
조건이 참(1)이면 내부의 코드가 실행됩니다. 조건이 거짓(0)이면 코드는 건너뜁니다.
구문:
if (condition) begin
// 조건이 참일 때 코드가 실행됩니다
end간단한 예제
if (reset) begin
count = 0;
end이 예제에서:
begin및end는 코드 블록의 시작과 끝을 표시하는 데 사용됩니다.
- 만약
reset이 1(true)이면,begin및end내부의 코드가 실행되어 →count가 0이 됩니다. - 만약
reset이 0(false)이면, 내부의 코드는 건너뛰고 → 아무 일도 일어나지 않습니다.
begin과 end는 다른 프로그래밍 언어의 중괄호 { }와 같이 작동합니다. 이들은 구문들을 함께 그룹화하여 Verilog가 어떤 코드가 if 조건에 속하는지 알 수 있게 합니다. 여기에는 구문이 하나만 있더라도, begin과 end를 사용하는 것은 일관성을 위해 여전히 좋은 관습입니다.
Always 블록 내의 If 문
always @(posedge clk) begin
if (reset)
count <= 0;
end참고: 단일 문장의 경우, begin과 end는 선택 사항입니다. 예를 들어, 위의 always 블록에서 if 뒤에는 문장이 하나만 있기 때문에 begin/end가 필요하지 않습니다.
조건은 어떤 표현식도 될 수 있습니다
if (a > b) begin
max = a;
end
if (a && b) begin
out = 1;
end
if (data == 8'hFF) begin
match = 1;
end중요 규칙
| 규칙 | 설명 |
|---|---|
| 조건은 반드시 단일 비트여야 합니다 | 또는 0 또는 1로 평가되는 표현식이어야 합니다 |
여러 문장을 사용하려면 begin / end가 필요합니다 | 다른 언어의 { }와 같습니다 |
begin/end가 없으면, 하나의 문장만 뒤따릅니다 | 다음 줄만 해당됩니다 |
챌린지
수행할 작업:
- 이 코드가 작동하도록 누락된
if문을 추가하세요.
enable이1일 때,out은a & b와 같아야 합니다.enable이0일 때,out은0으로 유지되어야 합니다 (변경되지 않음).
시작 코드는 out = 0으로 초기화하고 두 가지 케이스를 모두 테스트합니다.
치트 시트
if 문은 조건이 참(1)일 때만 코드를 실행하고, 거짓(0)일 때는 건너뜁니다.
if (condition) begin
// 조건이 참일 때 실행됨
end단일 문장의 경우, begin/end는 선택 사항입니다:
always @(posedge clk) begin
if (reset)
count <= 0;
end조건은 0 또는 1로 평가되는 모든 표현식이 될 수 있습니다:
if (a > b) begin max = a; end
if (a && b) begin out = 1; end
if (data == 8'hFF) begin match = 1; end주요 규칙:
- 여러 문장을 그룹화하려면
begin/end를 사용하세요 (다른 언어의{ }와 유사함) begin/end가 없으면 바로 다음 줄만if에 속합니다.
직접 해보기
module if_challenge;
reg a, b, enable;
reg out = 0;
initial begin
a = 1;
b = 1;
// 테스트 케이스 1: enable = 1
enable = 1;
// TODO: if 문 추가 (out = a & b)
$display("enable=1: out = %d (should be 1)", out);
// 테스트 케이스 2: enable = 0
enable = 0;
out = 0;
// TODO: out은 0으로 유지되어야 함
$display("enable=0: out = %d (should be 0)", out);
$finish;
end
endmodule이 레슨에는 짧은 퀴즈가 포함되어 있습니다. 레슨을 시작해 문제를 풀고 진행 상황을 기록하세요.