입력 및 출력 포트

Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 31번째.

입력 및 출력 포트는 모듈이 외부 세계와 통신할 수 있게 해주는 연결부입니다. 칩의 핀과 같은 역할을 합니다. 포트는 모듈과 나머지 설계 사이의 인터페이스입니다.

모든 module에는 다음이 있습니다:

Input 포트 — module 내부로 들어오는 신호
Output 포트 — module 외부로 나가는 신호

Input 포트

Input 포트는 외부로부터 data를 받습니다. module 내부에서는 변경할 수 없으며, read만 가능합니다.

input clk;        // 단일 비트 입력
input [7:0] data; // 8비트 입력 벡터
input a, b;       // 한 줄에 여러 입력

입력(inputs)에 대한 규칙:

모듈 내부에서 값을 할당(assigned)할 수 없음
reg로 선언할 수 없음
항상 wire 유형임 (기본값)

Output Ports

Output 포트는 외부로 데이터를 전송합니다. assign 또는 always 블록에 의해 구동될 수 있습니다.

output out;           // 단일 비트 출력
output [3:0] result;  // 4비트 출력
output reg busy;      // 출력은 reg일 수 있음
output wire ready;    // 출력은 wire일 수 있음

출력(outputs)에 대한 규칙:

wire (assign 사용) 또는 reg (always 사용)가 될 수 있습니다
module 내부의 요소에 의해 구동되어야 합니다

Port Declaration Syntax

포트 선언 구문(Port declaration syntax)은 모듈 내에서 `input` 및 `output` 포트를 작성하는 구체적인 방법입니다. 이는 Verilog에게 각 포트에 대해 다음 세 가지 정보를 전달합니다:

방향 (Direction) — input, output, 또는 inout 중 무엇인가요?
크기 (Size) — 몇 비트(bit) 폭인가요?
이름 (Name) — 뭐라고 불리나요?

module example (
  input [7:0] data_in,    // 입력 벡터
  input clk,              // 단일 입력
  input enable,           // 단일 입력
  output reg [7:0] out,   // 출력 reg
  output busy             // 출력 wire
);

포트 방향이 중요한 이유

방향은 Verilog에 다음 사항을 알려줍니다:

모듈이 읽을 수 있는 신호 (입력)
모듈이 쓸 수 있는 신호 (출력)
허용되는 연결 유형

잘못된 방향을 사용하면 컴파일 오류가 발생합니다.

코드 예제

module port_demo (
  input [3:0] a,        // 읽기만 가능
  input [3:0] b,        // 읽기만 가능
  output reg [3:0] sum, // 쓰기 가능 (reg)
  output [3:0] diff     // 쓰기 가능 (wire)
);
  always @(*) begin
    sum = a + b;        // output reg에 쓰기
  end
  
  assign diff = a - b;   // output wire에 쓰기
endmodule

챌린지

포트 선언을 완료하세요

수행할 작업:

data_in이라는 이름의 8-bit input을 추가하세요
clk라는 이름의 single-bit input을 추가하세요
result라는 이름의 4-bit output을 추가하세요 (reg 사용 — always 블록에서 할당됩니다)
valid라는 이름의 single-bit output을 추가하세요 (wire 사용 — assign으로 할당됩니다)

직접 해보기

module port_challenge (
  // Task 1: data_in이라는 8비트 입력을 추가하세요
  
  
  // Task 2: clk이라는 단일 비트 입력을 추가하세요
  
  
  // Task 3: result라는 4비트 출력을 추가하세요 (reg 사용)
  
  
  // Task 4: valid라는 단일 비트 출력을 추가하세요 (wire 사용)
  
  
);

  reg [3:0] counter;
  
  always @(posedge clk) begin
    counter <= counter + 1;
    result <= counter;
  end
  
  assign valid = (counter > 8);
  
endmodule