클록 생성

Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 71번째.

클록은 일정한 간격으로 0과 1 사이를 지속적으로 전환하는 신호입니다. 클록은 플립플롭이나 카운터와 같은 순차 논리에 필수적입니다.

Why Generate a Clock

테스트벤치에서는 순차 회로를 테스트하기 위해 클록이 필요합니다. 클록은 플립플롭, 레지스터, 상태 머신의 동작을 구동합니다.

Clock 생성을 위한 방법

방법	설명
`#` 지연을 사용한 `always`	가장 일반적인 방법
`forever` 루프	대체 방법
`repeat` 루프	고정된 사이클 수를 위한 방법

방법 1: Delay를 사용한 Always Block

reg clk;

initial begin
  clk = 0;
end

always #5 clk = ~clk;

시간 0에서 clk = 0
매 5 시간 단위마다 clk가 반전됨(toggles)

Period = 10 time units
Frequency = 1/10 = 0.1 per time unit

방법 2: Forever 루프

reg clk;

initial begin
  clk = 0;
  forever begin
    #5 clk = ~clk;
  end
end

always 방법과 동일한 결과입니다.

Method 3: Repeat for Fixed Cycles

reg clk;

initial begin
  clk = 0;
  repeat (10) begin
    #5 clk = ~clk;
  end
end

정확히 10개의 clock edges (5번의 완전한 cycles)를 생성한 후 정지합니다.

챌린지

4 time units마다 toggle하는 clock(period = 8 time units)을 생성하기 위해 누락된 코드를 Add하세요.

수행할 작업:

initial block을 사용하여 time 0에서 clk를 0으로 초기화하세요.
every 4 time units마다 clk를 toggle하도록 지연(delay)이 포함된 always block을 사용하세요.

직접 해보기

module clock_challenge;
  reg clk;
  
  // TODO: Step 1 - clk = 0으로 설정하는 initial 블록 추가
  
  
  // TODO: Step 2 - 4 시간 단위마다 clk을 토글하는 always 블록 추가
  

  initial begin
    $monitor("Time %0t: clk = %b", $time, clk);
    #20;
    $display("Clock generated for 20 time units");
    $finish;
  end
endmodule

실력 점검

이 레슨에는 짧은 퀴즈가 포함되어 있습니다. 레슨을 시작해 문제를 풀고 진행 상황을 기록하세요.