음수
Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 16번째.
Verilog에서 음수는 two's complement(2의 보수) 형식을 사용하여 표현됩니다. Two's complement는 이진수에서 양수와 음수를 모두 표현하는 방식입니다. 최상위 비트(MSB)는 부호를 나타냅니다:
- 0 = positive 수
- 1 = negative 수
2의 보수를 구하는 방법
어떤 수의 2의 보수를 구하려면:
- 양수를 이진수로 작성합니다
- 모든 비트를 반전시킵니다 (0은 1로, 1은 0으로)
- 1을 더합니다
예시: 4비트로 -5 표현하기
| 단계 | 연산 | 결과 |
|---|---|---|
| 1 | 2진수 양수 5 | 0101 |
| 2 | 모든 비트 반전 | 1010 |
| 3 | 1 더하기 | 1011 |
4비트 2의 보수(two's complement)에서 -5는 <strong>4'b1011</strong>입니다.
Verilog에서 음수 작성하기
십진수 형식을 사용하여 음수를 직접 작성할 수 있습니다:
reg signed [3:0] a;
a = -5; // Verilog는 자동으로 2의 보수를 사용합니다크기가 지정된 이진수의 경우, 2의 보수 값을 작성해야 합니다:
a = 4'b1011; // This is -5 in 4-bit two's complementSigned vs Unsigned
기본적으로 Verilog는 숫자를 unsigned로 취급합니다. 음수를 다루려면 신호를 signed로 선언하세요:
reg signed [3:0] negative; // -8에서 7까지 저장할 수 있음
reg [3:0] positive; // 0에서 15까지 저장할 수 있음Signed 수의 범위
N 비트의 경우, signed 수로 다음을 표현할 수 있습니다:
- 최솟값: -2^(N-1)
- 최댓값: 2^(N-1) - 1
| 비트 | 범위 |
|---|---|
| 4비트 | -8 ~ 7 |
| 8비트 | -128 ~ 127 |
| 16비트 | -32768 ~ 32767 |
중요 참고 사항
- 음수 처리를 활성화하려면
signed키워드를 사용하세요 signed가 없으면 Verilog는 모든 값을 양수로 취급합니다
signed를 사용할 때 2의 보수(Two's complement) 연산이automatically동작합니다.- MSB가 부호를 결정합니다: 1 =
negative, 0 =positive
챌린지
올바른 2의 complement 값을 작성하여 코드를 완성하세요.
수행할 작업:
- 4-bit 2의 complement 이진수를 사용하여
a를 -3으로 설정하세요. - 4-bit 2의 complement 이진수를 사용하여
b를 -8로 설정하세요. - 4-bit 2의 complement 이진수를 사용하여
c를 -1로 설정하세요.
직접 해보기
module negative_challenge;
reg signed [3:0] a, b, c;
initial begin
a = 4'b______; // -3 in 4-bit two's complement
b = 4'b______; // -8 in 4-bit two's complement
c = 4'b______; // -1 in 4-bit two's complement
$display("a = %d", a);
$display("b = %d", b);
$display("c = %d", c);
$finish;
end
endmodule
실력 점검이 레슨에는 짧은 퀴즈가 포함되어 있습니다. 레슨을 시작해 문제를 풀고 진행 상황을 기록하세요.
