시스템 태스크 사용하기

Coddy Verilog 여정의 기초 섹션에 포함된 레슨 — 90개 중 77번째.

System tasks는 달러 기호($)로 시작하는 Verilog의 내장 명령입니다. 이들은 메시지 출력, simulation 종료, 웨이브폼 파일 생성과 같은 유용한 기능을 수행합니다.

이전 레슨에서 이미 $display, $monitor, $dumpfile, 그리고 $dumpvars에 대해 다루었습니다. 이번 레슨에서는 testbench에서 유용하게 사용되는 추가적인 system task에 대해 알아보겠습니다.

추가 시스템 태스크

시스템 태스크	목적
`$time`	`current` `simulation` `time` 반환
`$finish`	`simulation` `end`
`$stop`	`simulation` `pause`
`$random`	`random` `number` 생성

$time

현재 simulation 시간을 반환합니다. 이벤트가 발생하는 시점을 추적하는 데 유용합니다.

$display("Current time is %0t", $time);

$finish

시뮬레이션을 종료합니다. testbench의 마지막에는 항상 사용해야 합니다.

$finish;

$stop

시뮬레이션을 일시 정지(pause)합니다. 시뮬레이터 명령으로 다시 재개(resume)할 수 있습니다. 디버깅에 유용합니다.

$stop;

$random

랜덤 수(난수)를 생성합니다. 무작위 테스트 자극(test stimulus)을 생성할 때 유용합니다.

reg [7:0] rand_value;
rand_value = $random;

여러 시스템 작업을 사용하는 예제

module system_tasks_demo;
  reg [7:0] data;
  integer i;
  
  initial begin
    $display("Simulation started at time %0t", $time);
    
    for (i = 0; i < 5; i = i + 1) begin
      data = $random;
      $display("Random value %d: %b", i, data);
    end
    
    $stop;
    #10 $display("Resumed at time %0t", $time);
    
    $display("Simulation finished at time %0t", $time);
    $finish;
  end
endmodule

챌린지

이 테스트벤치에 누락된 시스템 태스크를 추가하세요.

해야 할 일:

시작 시 현재 시간을 출력하도록 $display를 추가하세요
종료 시 현재 시간을 출력하도록 $display를 추가하세요
시뮬레이션을 종료하기 위해 $finish를 추가하세요

직접 해보기

module and_gate (
  input a,
  input b,
  output c
);
  assign c = a & b;
endmodule

module testbench;
  reg a, b;
  wire c;
  
  and_gate dut (
    .a(a),
    .b(b),
    .c(c)
  );

  initial begin
    // TODO: 시작 시 현재 시간과 함께 $display 추가
    // 형식: "Start time: %0t"
    
    
    $monitor("Time %0t: a=%b, b=%b, c=%b", $time, a, b, c);
    
    a = 0; b = 0; #10;
    a = 0; b = 1; #10;
    a = 1; b = 0; #10;
    a = 1; b = 1; #10;
    
    // TODO: 종료 시 현재 시간과 함께 $display 추가
    // 형식: "End time: %0t"
    
    
    // TODO: $finish 추가
    
  end
endmodule