감도 목록
Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 48번째.
감도 목록은 always 블록이 언제 실행될지 알려줍니다. @ 기호 뒤의 괄호 안에 작성합니다.
감도 목록은 always 블록을 실행시키는 신호 또는 이벤트의 집합입니다. 목록에 있는 신호가 변경되면 블록이 실행됩니다.
구문:
always @(sensitivity_list) begin
// 목록에 있는 신호가 변경되면 코드가 실행됩니다
end감도 목록의 유형
| 유형 | 구문 | 블록이 실행되는 시점 |
|---|---|---|
| 모든 신호(조합 논리) | always @(*) | 내부의 신호 중 하나라도 변경될 때 |
| 특정 신호 | always @(a or b) | a 또는 b가 변경될 때 |
| 에지 트리거(순차 논리) | always @(posedge clk) | 클록의 상승 에지에서 |
| 여러 에지 | always @(posedge clk or posedge reset) | 클록 에지 또는 리셋 에지에서 |
옵션 1: 모든 신호 (*)
조합 논리에 가장 안전하고 흔히 사용되는 방식입니다.
always @(*) begin
out = a & b; // a 또는 b가 변경될 때 실행됩니다
end*는 블록에서 읽는 모든 신호를 자동으로 포함합니다.
옵션 2: 특정 신호
always @(a or b) begin
out = a & b; // a 또는 b가 변경될 때 실행됩니다
end신호를 잊어버리면 해당 신호가 변경되어도 시뮬레이션에서 출력이 업데이트되지 않으므로 시뮬레이션이 더 이상 합성된 하드웨어와 일치하지 않습니다.
옵션 3: 에지 트리거(posedge)
always @(posedge clk) begin
q <= d; // 클록의 상승 에지에서 실행됨
end상승 에지에는 posedge를 사용하고, 하강 에지에는 negedge를 사용하세요.
옵션 4: 다중 에지
always @(posedge clk or posedge reset) begin
if (reset)
q <= 0;
else
q <= d;
end클록 에지 또는 리셋 에지에서 실행됩니다.
흔히 하는 실수
| 실수 | 잘못된 이유 |
|---|---|
always @(a or b or c)를 사용하지만 d를 사용함 | d가 빠짐 → 시뮬레이션에서 출력이 오래된 상태로 남음 (시뮬레이션/합성 불일치) |
always @(posedge clk or reset) | reset에 posedge가 빠짐 |
always @(clk) | 플립플롭에는 posedge clk를 사용해야 함 |
챌린지
해야 할 일:
- 이 플립플롭이 작동하도록 올바른 감도 목록을 추가하세요. 블록은
clk의 상승 에지에서 실행되어야 합니다.
직접 해보기
module flipflop (
input clk,
input d,
output reg q
);
always @(______) begin
q <= d;
end
endmodule
실력 점검이 레슨에는 짧은 퀴즈가 포함되어 있습니다. 레슨을 시작해 문제를 풀고 진행 상황을 기록하세요.
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