Sensitivity List

Coddy Verilog 여정의 기초 섹션에 포함된 레슨. 90개 중 48번째.

감도 목록은 always 블록에 언제 실행할지 알려 줍니다. 이는 @ 기호 뒤의 괄호 안에 작성합니다.

감도 리스트는 always 블록을 트리거하는 signals 또는 이벤트의 집합입니다. 리스트의 어떤 signals라도 changes하면 블록이 executes합니다.

구문:

always @(sensitivity_list) begin
  // 리스트의 신호가 변경될 때 코드가 실행됩니다
end

유형	구문	When 블록 Executes
모든 signals (조합 논리)	`always @(*)`	내부의 어떤 signal이 changes할 때
특정 signals	`always @(a or b)`	`a` 또는 `b`가 changes할 때
Edge 트리거 (순차 논리)	`always @(posedge clk)`	clock의 rising edge에서
여러 edge	`always @(posedge clk or posedge reset)`	clock edge 또는 reset edge에서

조합 논리에 가장 안전하고 일반적으로 사용됩니다.

always @(*) begin
  out = a & b;   // a 또는 b가 변경될 때 실행됩니다
end

*는 블록에서 읽은 모든 signals를 자동으로 포함합니다.

always @(a or b) begin
  out = a & b;   // a 또는 b가 변경될 때 실행됩니다
end

신호를 잊으면 해당 신호가 변경될 때 시뮬레이션에서 output이 업데이트되지 않으므로, 시뮬레이션이 더 이상 합성된 하드웨어와 일치하지 않습니다.

always @(posedge clk) begin
  q <= d;        // 클럭의 상승 에지에서 실행됩니다
end

상승 에지에는 posedge를, 하강 에지에는 negedge를 사용하세요.

always @(posedge clk or posedge reset) begin
  if (reset)
    q <= 0;
  else
    q <= d;
end

Runs는 clock edge 또는 reset edge에서 실행됩니다.

실수	잘못된 이유
`always @(a or b or c)`이지만 `d`를 사용함	`d`가 누락됨 → 시뮬레이션에서 output이 오래된 상태로 남음 (sim/synth 불일치)
`always @(posedge clk or reset)`	reset에 `posedge`가 누락됨
`always @(clk)`	flip-flop에는 `posedge clk`를 사용해야 함

챌린지

수행할 작업:

직접 해보기

module flipflop (
  input clk,
  input d,
  output reg q
);
  
  always @(______) begin
    q <= d;
  end

endmodule

실력 점검

이 레슨에는 짧은 퀴즈가 포함되어 있습니다. 레슨을 시작해 문제를 풀고 진행 상황을 기록하세요.

기초의 모든 레슨

3Number System

6Modules

9Procedural Blocks

12Multiplexer Project

15Traffic Light Controller