4ビットカウンター
CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 84/90。
チャレンジ
0から15までカウントし、0に戻る4ビットカウンタを作成してください。
モジュールインターフェース
| ポート | 方向 | ビット幅 | 説明 |
|---|---|---|---|
clk | input | 1 bit | クロック信号 |
reset | input | 1 bit | カウンタを0にリセット |
count | output | 4 bits | 現在のカウンタ値 |
真理値表
| クロックサイクル | count |
|---|---|
| リセット後 | 0 |
| 1 | 1 |
| 2 | 2 |
| ... | ... |
| 15 | 15 |
| 16 | 0 (ラップアラウンド) |
あなたのタスクは、以下のモジュールを完成させることです。
作業内容:
reset時、countを 0 に設定します- クロックの立ち上がりエッジごとに、
countを 1 増加させます countが 15 に達したとき、次の増加で 0 にラップアラウンドします
自分で試してみよう
module counter (
input clk,
input reset,
output reg [3:0] count
);
// TODO: posedge clk と posedge reset を持つ always ブロックを追加
// リセット時: count <= 0
// それ以外: count <= count + 1
endmodule