Writing The Testbench

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 45/90。

チャレンジ

次に、half adder が正しく動作しているかをテストする必要があります。initial ブロック内にテストコードを追加してください。

重要: テストを追加する前に、テストが正しく動作するようにモジュールのポートを変更する必要があります。

行うこと:

ステップ 1: ポート宣言を変更する

input a, b を reg a, b に変更する（セミコロンを使用）
output sum, carry を wire sum, carry に変更する（セミコロンを使用）
モジュールのポートを完全に削除する（モジュールに ( ) がない状態にする）

ステップ 2: テストコードを追加する

initial begin ブロックを追加する
ブロック内に、次のコードを追加する:

$display("a b | sum carry"); 
a = 0; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 0; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 0; #1 $display("%d %d |  %d    %d", a, b, sum, carry); 
a = 1; b = 1; #1 $display("%d %d |  %d    %d", a, b, sum, carry);

テストを終了するために $finish; を追加する
initial ブロックを閉じるために end を追加する

自分で試してみよう

module half_adder (
  input a,
  input b,
  
  output sum,
  output carry
);
  assign sum = a ^ b;
  assign carry = a & b;
  
endmodule

基礎のすべてのレッスン

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic

Writing The Testbench プロジェクトレッスン

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine

Transmitter Design

Testbench

自分で練習してみよう: Verilogオンラインコンパイラ