名前によるポートマッピング

CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 34/90。

前回のレッスンでは、モジュール定義にポートが登場する順序と同じ順序でシグナルを渡してモジュールをインスタンス化する方法を学びました。これは動作しますが、1つ問題があります。順序が重要であるということです。

誤って順序を混同してしまうと、シグナルが誤ったポートに接続されてしまいます。これはデバッグが困難になる可能性があります。

Order Mappingの問題点

module or_gate (
  input in1,
  input in2,
  output result
);
  assign result = in1 | in2;
endmodule

// 順序マッピング - 順序は必ず一致させること
or_gate or1 (input_a, input_b, output_y);  // 正しい
or_gate or1 (input_b, input_a, output_y);  // 間違い！入力が入れ替わっている

2行目は input_b を in1 に、input_a を in2 に接続しており、見落としやすい微妙なバグとなっています。

解決策: 名前によるポートマッピング

名前によるポートマッピングでは、接続を行うためにポート名（port_name）を使用します。各接続が明示的にラベル付けされているため、orderは関係ありません。

構文:

module_name instance_name (
  .port_name(signal),
  .port_name(signal)
);

ポート名の前にあるドット . は、モジュール内部のポートを参照していることを示します。括弧内の信号が、そのポートに接続するものです。

例

or_gate or1 (
  .in1(input_a),
  .in2(input_b),
  .result(output_y)
);

これは明示的に以下のように表しています：

ポート in1 はシグナル input_a を受け取ります
ポート in2 はシグナル input_b を受け取ります
ポート result はシグナル output_y を受け取ります

順序は関係ありません

名前によるポートマッピング（`mapping`）を行う場合、接続を任意の順序（`order`）で記述できます。

// 3つすべてが同一です

or_gate or1 (
  .in1(input_a),
  .in2(input_b),
  .result(output_y)
);

or_gate or1 (
  .result(output_y),
  .in1(input_a),
  .in2(input_b)
);

or_gate or1 (
  .in2(input_b),
  .result(output_y),
  .in1(input_a)
);

各接続にラベルが付けられているため、すべて全く同じ動作をします。

チャレンジ

名前によるポートマッピングを使用して、不足しているポート接続を追加し、インスタンス化を完成させてください。

手順:

ポート clk をシグナル clock_signal に接続する
ポート data_in をシグナル input_data に接続する
ポート data_out をシグナル output_data に接続する

自分で試してみよう

module register (
  input clk,
  input [7:0] data_in,
  output reg [7:0] data_out
);
  always @(posedge clk) begin
    data_out <= data_in;
  end
endmodule

module top (
  input clock_signal,
  input [7:0] input_data,
  output [7:0] output_data
);
  
  register reg1 (
    // TODO: .port(signal) 構文を使用してポートマッピングを追加
  );
  
endmodule