Recap - Declare Signals
CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 12/90。
チャレンジ
この章で学んだ内容に基づいて、不足している信号宣言を追加してください。
実行すること:
- Declare an 8-bit wire called
data - Declare a 4-bit reg called
counter - Declare an integer called
i - Declare a parameter called
MAXwith value255
自分で試してみよう
module data_types;
// 8ビットのwire dataを宣言する
// 4ビットのreg counterを宣言する
// integer iを宣言する
// 値が255のparameter MAXを宣言する
endmodule
基礎のすべてのレッスン
4Operators Part 1
Arithmetic OperatorsModulo OperatorComparison OperatorsRecap - Simple MathBitwise Operators7Assign And Gates
Continuous AssignmentAssign With OperatorsBuilt In Gate PrimitivesAND OR NOT GatesXOR XNOR GatesRecap - Logic Gate Circuit10Decision Making
If StatementIf - ElseRecap - Simple ComparatorCase StatementCasex And CasezRecap - ALU Design5Operators Part 2
Logical OperatorsReduction OperatorsShift OperatorsConcatenation OperatorConditional OperatorRecap - Operator Challenge3Number System
Binary RepresentationSized NumbersUnsized NumbersNegative NumbersSpecial Values X And ZRecap - Number Formats6Modules
Module StructureInput And Output PortsInout PortsModule InstantiationPort Mapping By NamePort Mapping By OrderRecap - Build A Module9Procedural Blocks
Always BlockInitial BlockSensitivity ListBlocking AssignmentNon Blocking AssignmentRecap - Always vs Initial15Traffic Light Controller
Defining The StatesState Machine Logic自分で練習してみよう: Verilogオンラインコンパイラ