コメント – Verilog

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 4/90。

Comments は、computer が無視するコード内のメモです。コードが何をするのかを説明するのに役立ちます。

1. 1行の comment

// これは単一行のコメントです
assign c = a & b;  // コメントはコードの後にも置けます

// の後にあるすべては、computer によって ignored されます。

2. 複数行コメント

/* これは複数行のコメントです
   複数の行にまたがることができます
   長い説明に役立ちます */
assign c = a & b;

/* と */ の間にあるすべてが ignored になります。

チャレンジ

このチャレンジでは、既存のmoduleにcommentsを追加する必要があります。

実行すること:

moduleの動作を説明するsingle-line commentを先頭に追加します
// This is a module called 'test'
counterの動作を説明するmulti-line commentをコードの末尾に追加します
/*
* It has a clock input, a reset input,
* and a 4-bit output called count.
* The initial block prints a message
* to show that comments are ignored.
*/

自分で試してみよう


module test(
  input clk,
  input reset,
  output reg [3:0] count
);

  initial $display("Comments are ignored by the computer");
  
endmodule

腕試し

このレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。

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