条件演算子
CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 28/90。
条件演算子 ? : は、条件に基づいて2つの値から一方を選択します。三項演算子とも呼ばれます。条件演算子は条件を評価し、2つの値のうち一方を返します。
condition ? value_if_true : value_if_false条件が真（1）の場合、最初の値が返されます。偽（0）の場合、2番目の値が返されます。
条件演算子を使う理由
単純なif-elseのロジックを1行で記述できる簡潔な方法です。一般的な用途は次のとおりです。
- 2つの信号から選択する
- マルチプレクサを作成する
- デフォルト値を設定する
- 条件付き代入をインラインで行う
構文と例
基本的な例：
result = (a > b) ? a : b; // result には a と b のうち大きい方が代入される値を選択する:
data_out = (enable) ? data_in : 8'b00000000; // Output data if enabled, else 0信号を条件付きで反転:
out = (invert) ? ~in : in; // invert が 1 の場合は反転して出力し、それ以外の場合はそのまま出力するコード例
module conditional_demo;
reg [3:0] a, b, max;
reg enable;
reg [3:0] data_in, data_out;
initial begin
a = 4'd7;
b = 4'd9;
enable = 1;
data_in = 4'b1010;
max = (a > b) ? a : b; // 9
data_out = (enable) ? data_in : 4'b0000; // 1010
$display("max = %d", max);
$display("data_out = %b", data_out);
$finish;
end
endmodule出力：
max = 9
data_out = 1010入れ子になった条件演算子
複数の選択を行うために、条件演算子を入れ子にできます。
result = (a > b) ? a : (b > c) ? b : c; // a > b なら a、そうでなければ b と c の大きい方括弧を使って、ネストされた条件を分かりやすくしましょう。
重要な注意事項
- 条件は、ゼロ以外の（既知の）値と評価される場合、真として扱われます
- 2つの値の選択肢は、同じビット幅にしてください。異なる場合、Verilogは幅の狭い方を黙って拡張します
- この演算子は、連続代入（
assign）および手続きブロック（always、initial）で使用できます
チャレンジ
各タスクに対する正しい条件式を書いてください。
課題：
xとyのうち大きい方をmaxに設定するvalの絶対値（負の場合は正の値にする）をabsに設定するenableが1の場合はdataを、それ以外の場合は8'b0をoutput_dataに設定する
自分で試してみよう
module conditional_challenge;
reg [3:0] x, y;
reg [3:0] max;
reg signed [3:0] val;
reg [3:0] abs;
reg enable;
reg [7:0] data;
reg [7:0] output_data;
initial begin
x = 4'd12;
y = 4'd8;
val = -4'sd5;
enable = 1;
data = 8'b10101010;
max = ______; // xとyのうち大きい方
abs = ______; // valの絶対値
output_data = ______; // enableが真ならdata、そうでなければ0
$display("max = %d", max);
$display("abs = %d", abs);
$display("output_data = %b", output_data);
$finish;
end
endmodule
腕試しこのレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。
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