条件演算子
CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 28/90。
条件演算子 ? : は、condition に基づいて2つの値のいずれかを選択します。これは三項演算子とも呼ばれます。条件演算子は条件を評価し、2つの値のどちらか一方を返します。
condition ? value_if_true : value_if_false条件(`condition`)が真(1)の場合、最初の値が返されます。偽(0)の場合、2番目の値が返されます。
なぜ三項演算子(条件演算子)を使用するのか
単一の行でシンプルな if-else ロジックを記述するためのコンパクトな方法です。主な用途は以下の通りです:
- 2つの信号の間の選択
- マルチプレクサの作成
- デフォルト値の設定
- インラインでの条件付き代入
構文と例
基本例:
result = (a > b) ? a : b; // result は a と b の大きい方を取得する値の選択:
data_out = (enable) ? data_in : 8'b00000000; // Output data if enabled, else 0条件付きで信号を反転(Invert signal conditionally):
out = (invert) ? ~in : in; // invert が 1 の場合、出力を反転;それ以外は変更なしコード例
module conditional_demo;
reg [3:0] a, b, max;
reg enable;
reg [3:0] data_in, data_out;
initial begin
a = 4'd7;
b = 4'd9;
enable = 1;
data_in = 4'b1010;
max = (a > b) ? a : b; // 9
data_out = (enable) ? data_in : 4'b0000; // 1010
$display("max = %d", max);
$display("data_out = %b", data_out);
$finish;
end
endmodule出力:
max = 9
data_out = 1010入れ子の条件演算子
条件演算子を入れ子(ネスト)にして、複数の選択を行うことができます:
result = (a > b) ? a : (b > c) ? b : c; // a > b なら a、そうでなければ b と c の大きい方入れ子になった条件(nested conditions)を明確にするには、かっこ(parentheses)を使用します。
重要事項
conditionは単一ビット(または 0 か 1 に評価される式)でなければなりません- 両方の値の選択肢のビット幅を同じに保ってください — 異なる場合、Verilog は狭い方を暗黙的に拡張します
- この演算子は継続的代入文(
assign)およびプロシージャルブロック(always,initial)で使用できます
チャレンジ
各タスクに対して正しい条件演算子式を作成してください。
作業内容:
maxにxとyのうち大きい方の値を設定しますabsにvalの絶対値を設定します (負の場合は正にします)enableが 1 の場合はoutput_dataにdataを設定し、それ以外の場合は8'b0を設定します
自分で試してみよう
module conditional_challenge;
reg [3:0] x, y;
reg [3:0] max;
reg signed [3:0] val;
reg [3:0] abs;
reg enable;
reg [7:0] data;
reg [7:0] output_data;
initial begin
x = 4'd12;
y = 4'd8;
val = -4'sd5;
enable = 1;
data = 8'b10101010;
max = ______; // x と y の大きい方
abs = ______; // val の絶対値
output_data = ______; // enable なら data、そうでなければ 0
$display("max = %d", max);
$display("abs = %d", abs);
$display("output_data = %b", output_data);
$finish;
end
endmoduleこのレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。