Conditional Operator

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 28/90。

条件演算子 ? : は、condition に基づいて2つの値のいずれかを選択します。三項演算子とも呼ばれます。条件演算子は condition を評価し、次の2つの値のいずれかを返します。

condition ? value_if_true : value_if_false

condition が真（1）の場合、最初の値が返されます。偽（0）の場合、2 番目の値が返されます。

条件演算子を使用する理由

これは、単純な if-else ロジックを1行で記述するための簡潔な方法です。一般的な用途には次のようなものがあります。

2つの signal のいずれかを選択する
マルチプレクサを作成する
デフォルト値を設定する
インライン条件付き代入

構文と例

基本的な例:

result = (a > b) ? a : b;   // result は a と b のうち大きい方を取得する

値の間から選択する：

data_out = (enable) ? data_in : 8'b00000000;   // Output data if enabled, else 0

信号を invert conditionally:

out = (invert) ? ~in : in;   // invert が 1 の場合、出力を反転；さもなければ変更なし

コード例

module conditional_demo;
  reg [3:0] a, b, max;
  reg enable;
  reg [3:0] data_in, data_out;
  
  initial begin
    a = 4'd7;
    b = 4'd9;
    enable = 1;
    data_in = 4'b1010;
    
    max = (a > b) ? a : b;           // 9
    data_out = (enable) ? data_in : 4'b0000;   // 1010
    
    $display("max = %d", max);
    $display("data_out = %b", data_out);
    $finish;
  end
endmodule

出力:

max = 9
data_out = 1010

入れ子になった条件演算子

複数の選択肢に対応するために、条件演算子を入れ子にできます。

result = (a > b) ? a : (b > c) ? b : c;   // a > b の場合は a、そうでなければ b と c の大きい方

括弧を使って、ネストされた条件を明確にします。

重要な注意事項

condition は単一ビット（または 0 または 1 に評価される式）でなければなりません
両方の値の選択肢のビット幅を同じに保ってください。異なる場合、Verilog は狭い方を暗黙的に拡張します
この演算子は連続代入（assign）および手続きブロック（always、initial）で使用できます

チャレンジ

各タスクに対する正しい条件式を書いてください。

行うこと：

max を x と y のうち大きい方に設定する
abs を val の絶対値に設定する（負の場合は正にする）
enable が 1 の場合は output_data を data に、それ以外の場合は 8'b0 に設定する

自分で試してみよう

module conditional_challenge;
  reg [3:0] x, y;
  reg [3:0] max;
  reg signed [3:0] val;
  reg [3:0] abs;
  reg enable;
  reg [7:0] data;
  reg [7:0] output_data;
  
  initial begin
    x = 4'd12;
    y = 4'd8;
    val = -4'sd5;
    enable = 1;
    data = 8'b10101010;
    
    max = ______;          // x と y の大きい方
    abs = ______;          // val の絶対値
    output_data = ______;  // enable なら data、否则 0
    
    $display("max = %d", max);
    $display("abs = %d", abs);
    $display("output_data = %b", output_data);
    $finish;
  end
endmodule