always ブロック
CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 46/90。
プロシージャルブロックは、CやPythonのようなソフトウェアプログラミング言語と同じように、ステートメントが1つずつ順番に、順次実行されるコードのブロックです。Verilogには、initial（1回だけ実行）とalways（継続的に実行）の2つのプロシージャルブロックがあります。まずはalwaysブロックから始めましょう。
always ブロックは継続的に実行されます。つまり、シミュレーションが開始されると永久に繰り返されます。これは、フリップフロップ、カウンタ、組合せ回路など、動作し続ける必要があるハードウェアを記述するために使用されます。
基本構文:
always @(sensitivity_list) begin
// 繰り返し実行されるコード
end@(sensitivity_list) は、ブロックをいつ実行するかを指示します。これがないと、ブロックは無限ループに陥り、シミュレーションがハングしてしまいます。
Alwaysブロックの例：カウンター
ここでは、alwaysブロックを使用してカウンターを作成する方法の例を示します。
module counter (
input clk,
output reg [3:0] count
);
always @(posedge clk) count = count + 1;
endmoduleこのコードの仕組み
| パーツ | 意味 |
|---|---|
always | このコードを永久に繰り返し実行します |
@(posedge clk) | クロックが0から1に変化する（立ち上がりエッジ）のを待ちます |
count = count + 1 | countの現在の値を取得し、1を加えて、元の場所に保存します |
このブロックは、クロックの立ち上がりエッジごとに実行されます。そのたびに、count は 1 ずつ増加します。
センシティビティ・リスト @(posedge clk) は、継続的にではなく、クロックのエッジでのみ実行するように指示します。これがないと、ループは遅延なしで永遠に実行され続けます。
複数の信号を持つalwaysブロック
特定の信号をリストすることができます：
always @(a or b) begin
out = a & b;
endこれは a または b が変更されたときに実行されます。
チャレンジ
このモジュールを動作させるために、不足している always ブロックを追加してください。
仕組み:
- クロックの立ち上がりエッジ（rising edge）ごとに、
out1が 0 から 1、または 1 から 0 へとトグル（反転）します。 out2はout1に追従します（out1と同じ値になります）。
手順:
always @(posedge clk)ブロックを追加します。- その内部で、
out1をトグルさせます（out1 = ~out1を使用します）。 out2をout1と等しくなるようにします。
チートシート
alwaysブロックは継続的に実行され、フリップフロップやカウンタなどのハードウェアを記述するために使用されます。
always @(sensitivity_list) begin
// 繰り返し実行されるコード
end@(posedge clk)はクロックの立ち上がりエッジでトリガーされます。@(a or b)はリストされた信号のいずれかが変化したときにトリガーされます。
// カウンタ：クロックの立ち上がりエッジごとにインクリメント
always @(posedge clk) count = count + 1;
// 組合せ回路：aまたはbが変化したときに実行
always @(a or b) begin
out = a & b;
end注意：alwaysブロックによって駆動される出力は、regとして宣言する必要があります。
自分で試してみよう
module toggler (
input clk,
output reg out1,
output reg out2
);
initial begin
out1 = 0;
out2 = 0;
end
// TODO: posedge clk を持つ always ブロックを追加
// out1 は各クロックで反転（トグル）する
// out2 は out1 に従う
endmodule
腕試しこのレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。
