Foreverループ

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 61/90。

foreverループはコードブロックを継続的に、永遠に繰り返します。自動的に停止することはありません。

foreverループは終わりなく繰り返し実行されます。テストベンチでクロックやその他の連続信号を生成するのに便利です。

構文：

forever begin
  // 永遠に繰り返されるコード
end

forever begin
  $display("This prints forever");
end

これは無限に出力され、シミュレーションがクラッシュします。必ず遅延または停止条件を追加してください。

foreverの最も一般的な用途は、クロックを生成することです。

initial begin
  clk = 0;
  forever begin
    #5 clk = ~clk;   // 5時間単位ごとに反転させる
  end
end

これにより、シミュレーション全体を通して動作する時計が作成されます。

disable文を使うと、foreverループを停止できます。

initial begin : clock_gen   // ここに名前を追加
  clk = 0;
  forever begin
    #5 clk = ~clk;
  end
end

initial begin
  #100;
  disable clock_gen;   // これで動作します
end

ルール	説明
遅延を含める必要がある	`#10` または `@(posedge clk)`
遅延がないと、シミュレーションが停止する	時間が進まない無限ループ
`disable` でループを停止するか、`$finish` でシミュレーションを終了する	そうしないと、シミュレーションは終了しない
テストベンチでの使用が最適	合成できない

チャレンジ

やること：

10時間単位ごとに切り替わるクロックを生成するために、欠けているforeverループを追加してください。

自分で試してみよう

module forever_challenge;
  reg clk;
  
  initial begin
    clk = 0;
    // TODO: 10時間単位ごとにclkを切り替えるforeverループを追加する
  end
endmodule

腕試し

このレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。

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