出力の検証

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 83/90。

チャレンジ

このレッスンでは、波形ダンプコマンドを追加し、信号機コントローラーが正しく動作することを確認します。

これまではテストベンチが非表示になっており、あなたのモジュールに追加されていました。このステップでは、テストベンチはあなたのファイルの一部です。前のステップのtraffic_lightモジュール（カウンターのタイミング、next入力なし）を保持し、その下にtestbenchモジュールを追加してください。ファイルにまだmodule testbenchがない場合は、次のものをコピーしてください。

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  always #1 clk = ~clk;
  initial begin
    // TODO: Add $dumpfile to create "traffic.vcd"
    // TODO: Add $dumpvars to dump all signals (0, testbench)
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    clk = 0;
    reset = 1;
    #2 reset = 0;
    #90;
    $finish;
  end
endmodule

行うこと：

テストベンチを更新して、次のことを行います。

$dumpfileを追加して、traffic.vcdという名前の波形ファイルを作成する
$dumpvarsを追加して、テストベンチ内のすべての信号をダンプする
シミュレーションを実行し、出力を確認する

このテストではシミュレーターの出力全体を比較するため、テストベンチは上のテストベンチが出力する内容だけを、正確に出力しなければなりません。つまり、$display("Traffic Light Test")ヘッダー、信号機が変化するたびに1行出力される$monitorの行、1時間単位ごとに切り替わるクロック、時刻2で解除されるリセット、そして#90の後の$finishです。他の$display行（"Test complete"など）は追加しないでください。

期待される出力（シミュレーターが最後に$finish called at 92という行を自動的に追加します）：

VCD info: dumpfile traffic.vcd opened for output.
Traffic Light Test
Time 0: red=1, yellow=0, green=0
Time 3: red=0, yellow=0, green=1
Time 65: red=0, yellow=1, green=0
Time 87: red=1, yellow=0, green=0

自分で試してみよう

module traffic_light (
  input clk,
  input reset,
  output reg red,
  output reg yellow,
  output reg green
);
  // 状態: 0=Green, 1=Yellow, 2=Red
  reg [1:0] state;
  reg [5:0] counter;
  
  always @(posedge clk or posedge reset) begin
    if (reset) begin
      state <= 2;      // Redから開始
      counter <= 0;
    end else begin
      if (counter == 0) begin
        // 状態を変更
        if (state == 0) begin  // Green -> Yellow
          state <= 1;
          counter <= 10;       // Yellowは10秒間続く
        end else if (state == 1) begin  // Yellow -> Red
          state <= 2;
          counter <= 40;       // Redは40秒間続く
        end else begin  // Red -> Green
          state <= 0;
          counter <= 30;       // Greenは30秒間続く
        end
      end else begin
        counter <= counter - 1;
      end
    end
  end
  
  // 出力ロジック
  always @(*) begin
    red = (state == 2);
    yellow = (state == 1);
    green = (state == 0);
  end
  
endmodule

module testbench;
  reg clk, reset;
  wire red, yellow, green;
  
  traffic_light uut (
    .clk(clk),
    .reset(reset),
    .red(red),
    .yellow(yellow),
    .green(green)
  );
  
  always #1 clk = ~clk;
  
  initial begin
    // TODO: "traffic.vcd"を作成するために$dumpfileを追加
    
    // TODO: すべての信号をダンプするために$dumpvarsを追加 (0, testbench)
    
    $display("Traffic Light Test");
    $monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
    
    clk = 0;
    reset = 1;
    #2 reset = 0;
    
    #90;
    $finish;
  end
endmodule

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