出力の検証
CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 83/90。
チャレンジ
このレッスンでは、波形ダンプコマンドを追加し、信号機コントローラーが正しく動作することを確認します。
行うべきこと:
テストベンチを更新して、以下の操作を行ってください：
$dumpfileを追加して、"traffic.vcd"という名前の波形ファイルを作成する$dumpvarsを追加して、テストベンチ内のすべての信号をダンプする- シミュレーションを実行し、波形を確認する
自分で試してみよう
module traffic_light (
input clk,
input reset,
output reg red,
output reg yellow,
output reg green
);
// 状態: 0=Green, 1=Yellow, 2=Red
reg [1:0] state;
reg [5:0] counter;
always @(posedge clk or posedge reset) begin
if (reset) begin
state <= 2; // Red から開始
counter <= 0;
end else begin
if (counter == 0) begin
// 状態を変更
if (state == 0) begin // Green -> Yellow
state <= 1;
counter <= 10; // Yellow は10秒間継続
end else if (state == 1) begin // Yellow -> Red
state <= 2;
counter <= 40; // Red は40秒間継続
end else begin // Red -> Green
state <= 0;
counter <= 30; // Green は30秒間継続
end
end else begin
counter <= counter - 1;
end
end
end
// 出力ロジック
always @(*) begin
red = (state == 2);
yellow = (state == 1);
green = (state == 0);
end
endmodule
module testbench;
reg clk, reset;
wire red, yellow, green;
traffic_light uut (
.clk(clk),
.reset(reset),
.red(red),
.yellow(yellow),
.green(green)
);
always #1 clk = ~clk;
initial begin
// TODO: "traffic.vcd" を作成するために $dumpfile を追加
// TODO: すべての信号をダンプするために $dumpvars を追加 (0, testbench)
$display("Traffic Light Test");
$monitor("Time %0t: red=%b, yellow=%b, green=%b", $time, red, yellow, green);
clk = 0;
reset = 1;
#2 reset = 0;
#90;
$finish;
end
endmodule
