If - Else

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 53/90。

if-else文は、条件に基づいて2つの異なるアクションから選択できます。条件がtrueの場合は、一方のブロックが実行されます。falseの場合は、もう一方のブロックが実行されます。

if-else文は、コードに判断の分岐点を与えます。condition が true の場合はある処理を行い、condition が false の場合は別の処理を行います。

構文:

if (condition) begin
  // 条件が true (1) のときに実行される
end else begin
  // 条件が false (0) のときに実行される
end

簡単な例

if (reset) begin
  count = 0;
end else begin
  count = count + 1;
end

reset が 1 の場合 → count は 0 になる
reset が 0 の場合 → count は 1 増加する

複数のステートメント

複数のステートメントがある場合は、begin と end を使用します。

if (enable) begin
  out = data_in;
  valid = 1;
end else begin
  out = 0;
  valid = 0;
end

複数の条件を使用した If-Else

if-else文を連結できます。

if (a > b) begin
  max = a;
end else if (b > a) begin
  max = b;
end else begin
  max = a;  // a と b は等しい
end

重要なルール

ルール	説明
`else` は省略可能	`else` なしで `if` を使用できます
`else` は最も近い `if` に属する	ネストに注意してください
複数のステートメントには `begin`/`end` を使用する	1行を超える場合に必要です

チャレンジ

行うこと:

不足している if-else 文を Add して、これが動作するようにします。
enable が 1 のとき、out should equal a & b。
enable が 0 のとき、out should equal a | b。

自分で試してみよう

module ifelse_challenge;
  reg a, b, enable;
  reg out;
  
  initial begin
    a = 1;
    b = 0;
    enable = 1;
    
    // TODO: if-else文を追加
    // enableが1の場合: out = a & b
    // それ以外: out = a | b
    
    $display("out = %d (should be 0 because 1&0=0)", out);
    $finish;
  end
endmodule