ステートマシン
CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 88/90。
チャレンジ
ステートマシンは、いくつかの状態のいずれかを取ることができる回路です。UARTの場合、各ビットに対して異なる状態があります: idle、start、データビット 0〜7、そして stop です。ビットカウンタ (cnt) は、現在どの状態にいるかを示します。cnt に基づいて、tx line に送信する値を決定します。
前のレッスンで作成したビットカウンタがあります。これをUART送信機として機能するように修正する必要があります。
送信するビット値（文字 'A' の場合）
| cnt | tx value |
|---|---|
| 0 | 1 |
| 1 | 0 |
| 2 | 1 |
| 3 | 0 |
| 4 | 0 |
| 5 | 0 |
| 6 | 0 |
| 7 | 0 |
| 8 | 1 |
| 9 | 0 |
| 10 | 1 |
行うこと
startという名前の input を追加しますtxという名前の output reg を追加しますinitialブロック内で、tx = 1に設定します（idle 時は HIGH）- カウンターの logic を変更します:
cnt == 0かつstart == 1のとき、cnt <= 1に設定します（transmitting を開始）cntが 1 から 9 の間のとき、インクリメントします:cnt <= cnt + 1cnt == 10のとき、0に reset します
自分で試してみよう
module uart_tx (
input clk,
output reg [3:0] cnt
);
initial begin
cnt = 0;
end
always @(posedge clk) begin
cnt <= cnt + 1;
end
endmodule