Reg型

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 7/90。

Reg は Verilog における 2 つ目の主要なデータ型です。wire とは異なり、reg は値を格納します値を保持する変数です。

reg は値を格納できます
reg は always ブロックで使用されます
reg はハードウェアにおける「レジスタ」を意味しません。単に「記憶領域」を意味します

reg の宣言

reg x;           // 単一ビットの reg
reg y, z;        // 1行に複数の reg

reg の仕組み

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x が 0 になる
    $display("x = %d", x);  // 表示: x = 0
    
    x = 1;           // x が 1 になる
    $display("x = %d", x);  // 表示: x = 1
  end
endmodule

チャレンジ

行うこと：

countという名前のregを追加する

自分で試してみよう

module counter(
  input clk,
  input reset,
  output out   // デフォルトで wire（reg を削除）
);
  
  // ここに reg count を宣言

  
endmodule

腕試し

このレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。

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