Reg型

CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 7/90。

Reg はVerilogにおける2番目の主なデータ型です。wire とは異なり、reg は値を記憶します。何かによって変更されるまで、値を保持する変数です。

reg は値を保持（記憶）できます
reg は always ブロック内で使用されます
reg はハードウェア上の「レジスタ」を意味するわけではありません。単に「記憶素子」を意味します

reg の宣言

reg x;           // シングルビットの reg
reg y, z;        // 1行に複数の reg

reg の仕組み

module reg_example;
  reg x;
  
  initial begin
    x = 0;           // x が 0 になる
    $display("x = %d", x);  // 出力: x = 0
    
    x = 1;           // x が 1 になる
    $display("x = %d", x);  // 出力: x = 1
  end
endmodule

チャレンジ

作業手順:

count という名前の reg を追加します。

自分で試してみよう

module counter(
  input clk,
  input reset,
  output out   // デフォルトでwire（regを削除）
);
  
  // ここでreg countを宣言

  
endmodule

腕試し

このレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。

Reg型

reg の宣言

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