Initial Block

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 47/90。

Verilogには2つの手続きブロックがあります。initial（1回実行）とalways（継続的に実行）です。ここではinitialブロックについて説明します。

Initialブロックとは？

initialブロックは、simulationの開始時（time 0）に1回だけ実行されます。完了すると、再び実行されることはありません。

主にテストベンチで次の目的に使用されます：

初期値の設定
テスト信号の生成
メッセージの表示
シミュレーションの開始

構文

initial begin
  // ステートメントは一度だけ、順番に実行される
end

基本例

initial begin
  $display("Simulation started");
  $display("This runs once");
  $finish;
end

出力：

Simulation started
This runs once

テスト信号に Initial ブロックを使用する

initial begin
  a = 0;
  #10 a = 1;
  #10 a = 0;
  #10 $finish;
end

これにより、a は時刻 0、10、20 で変化します。

initial と always の比較

	`initial`	`always`
Runs	once	連続的に（永遠に）
用途	テストベンチ、初期化	ハードウェア（フリップフロップ、カウンター）
合成可能？	いいえ（シミュレーションのみ）	はい（センシティビティリスト付き）

重要な注意事項

initialブロックは合成できません
initialはテストベンチでのみ使用してください
テストベンチにフリーランニングクロック（例: always #5 clk = ~clk;）が含まれている場合、$finishを呼び出さない限りsimulationは永遠にrunsします。initialブロックだけの場合、イベントが残っていなければシミュレータは自動的に停止しますが、それでも$finishを追加するのは良い習慣です

チャレンジ

不足しているinitialブロックをAddします。このブロックはaを0に設定し、その後10 time units経過したらaを1に設定します。

実行すること:

initial beginとendをAddします
a = 0を設定します
#10をWaitします
a = 1を設定します
simulationのendに$finishをAddします

自分で試してみよう

module test;
  reg a;
  
  // TODO: ここにinitialブロックを追加
  // a = 0 を設定
  // #10 待つ
  // a = 1 を設定
  // シミュレーションを終了するために $finish; を追加
  
endmodule

腕試し

このレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。

基礎のすべてのレッスン

1はじめに

Verilogとはハードウェアとソフトウェア最初のモジュールコメント設計抽象化レベル

4Operators Part 1

Arithmetic Operators Modulo Operator Comparison Operators Recap - Simple Math Bitwise Operators

7Assign And Gates

Continuous Assignment Assign With Operators Built In Gate Primitives AND OR NOT Gates XOR XNOR Gates Recap - Logic Gate Circuit

10Decision Making

If Statement If - Else Recap - Simple Comparator Case Statement Casex And Casez Recap - ALU Design

13Timing And Delays

What Are Delays Gate Delays Assignment Delays Timescale Directive Clock Generation Recap - Timing Control

16Final Challenges

4 Bit Counter Decoder Design Shift Register

2Data Types

Wire Type Reg Type Integer And Real Vectors Arrays Parameters Recap - Declare Signals

5Operators Part 2

Logical Operators Reduction Operators Shift Operators Concatenation Operator Conditional Operator Recap - Operator Challenge

8Half Adder Project

Writing The Module Designing The Logic Writing The Testbench

11Loops

For Loop While Loop Repeat Loop Forever Loop Disable Statement Recap - Loop Patterns

14Testbench Basics

What Is A Testbench Creating Stimulus Display And Monitor Dumpfile And Dumpvars Using System Tasks Recap - Full Testbench

17UART

Bit counter State Machine Transmitter Design Testbench

3Number System

Binary Representation Sized Numbers Unsized Numbers Negative Numbers Special Values X And Z Recap - Number Formats

6Modules

Module Structure Input And Output Ports Inout Ports Module Instantiation Port Mapping By Name Port Mapping By Order Recap - Build A Module

9Procedural Blocks

Always BlockInitial BlockSensitivity List Blocking Assignment Non Blocking Assignment Recap - Always vs Initial

12Multiplexer Project

2 To 1 Mux Design 4 To 1 Mux Design Using Case Statement

15Traffic Light Controller

Defining The States State Machine Logic Timing The Transitions Writing The Testbench Verifying The Output

自分で練習してみよう: Verilogオンラインコンパイラ