Wire型
CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 6/90。
Verilogでは、使用する信号のタイプを宣言する必要があります。最も一般的なタイプはwireです。
wireはコンポーネント間の物理的な接続を表します。回路内の実際の電線のようなものです。
wireは値を保持できません - 単に値を通過させるだけですwireはassign文とともに使用されますwireはmodule同士を接続するために使用されます
wire の宣言
wire a; // シングルビットのワイヤ
wire b, c; // 1行に複数のワイヤwire の仕組み
module wire_example;
wire x;
reg y;
assign x = y; // x は常に y に従う
endmodulex は y に接続されています。y が変化すると常に、x も即座に変化します。
wire は通常、入力と出力を接続するために使用されます。
module and_gate(
input a, // 'a' はデフォルトで wire です
input b, // 'b' はデフォルトで wire です
output c // 'c' はデフォルトで wire です
);
assign c = a & b; // c はこの代入によって駆動されます
endmoduleこの例では、a、b、および c はすべて wire です。
wire は回路のさまざまな部分を相互に接続する「接着剤」です！
チャレンジ
行うこと:
tempというwireを追加する
自分で試してみよう
module simple(
input a,
input b,
output c
);
assign c = a & b;
// ここで wire temp を宣言
endmodule
腕試しこのレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。
