Wire Type

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 6/90。

Verilogでは、使用する信号の種類を宣言する必要があります。最も一般的な型は wire です。

wire はコンポーネント間の物理的な接続を表します。回路内の実際のwireのようなものです。

wireは値を保存できません。値を通過させるだけです
wireはassign文とともに使用されます
wireはモジュール同士を接続するために使用されます

wire の宣言

wire a;           // 単一ビットのワイヤ
wire b, c;        // 1行に複数のワイヤ

wire の仕組み

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // x は常に y に従う
endmodule

x は y に接続されています。y が変化すると、x は即座に変化します。

Wires は、入力と出力を接続するためによく使用されます：

module and_gate(
  input a,      // 'a' はデフォルトで wire です
  input b,      // 'b' はデフォルトで wire です
  output c      // 'c' はデフォルトで wire です
);
  assign c = a & b;  // c はこの代入によって駆動されます
endmodule

この例では、a、b、cはすべてwireです。

wireは、回路の異なる部分をつなぎ合わせる「接着剤」です！

チャレンジ

行うこと：

tempという名前のwireを追加する

自分で試してみよう

module simple(
  input a,
  input b,
  output c
);

  assign c = a & b; 
  
  // ここで wire temp を宣言する 


endmodule

腕試し

このレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。

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