Wire型

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 6/90。

Verilogでは、使用する信号の種類を宣言する必要があります。最も一般的な種類はwireです。

wireは、コンポーネント間の物理的な接続を表します。回路の実際の配線のようなものです。

ワイヤーは値を保存できません。値を通過させるだけです
ワイヤーはassign文とともに使用します
ワイヤーはモジュール同士を接続するために使用します

ワイヤの宣言

wire a;           // 1ビットのワイヤ
wire b, c;        // 1行に複数のワイヤ

ワイヤの仕組み

module wire_example;
  wire x;
  reg y;
  
  assign x = y;  // xは常にyに追従する
endmodule

x は y に連動しています。y が変わるたびに、x は即座に変化します。

ワイヤは、入力と出力を接続するためによく使われます。

module and_gate(
  input a,      // 'a' はデフォルトで wire です
  input b,      // 'b' はデフォルトで wire です
  output c      // 'c' はデフォルトで wire です
);
  assign c = a & b;  // c はこの代入によって駆動されます
endmodule

この例では、a、b、cはすべてワイヤです。

ワイヤは、回路のさまざまな部分をつなぐ「接着剤」です！

チャレンジ

やること：

temp という名前のwireを追加します

自分で試してみよう

module simple(
  input a,
  input b,
  output c
);

  assign c = a & b; 
  
  // ここでwire tempを宣言する 


endmodule

腕試し

このレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。

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