Casex And Casez

CoddyのVerilogジャーニー「基礎」セクションの一部。レッスン 56/90。

値の特定のビットだけを気にし、他のビットは無視できる場合があります。たとえば、プライオリティエンコーダでは、他のビットに関係なく最初の1ビットを見つけたいとします。

通常の case statement では、don't-care ビットのあらゆる可能な組み合わせを列挙する必要があり、幅の広いバスでは不可能です。

casez と casex は、?、z、または x を使用して特定のビットを「考慮しない」と指定できるため、この問題を解決します。

Casez vs Casex vs 通常の Case

Statement	Don't-Care ビット	最適な用途
`case`	なし	完全一致
`casez`	`z` または `?`	優先エンコーダー（推奨）
`casex`	`x`、`z`、または `?`	避ける（バグを隠す）

casez は z または ? であるビットを無視します（推奨）
casex は x ビットも無視するため、シミュレーションエラーを見逃す可能性があります

always casezを使用し、casexは使用しないでください。casex は最初に作成されましたが、エンジニアたちは、x の値（初期化されていないレジスタやシミュレーションエラーを示すことが多い）を無視するため、危険であることに気付きました。casez は、より安全な代替手段として導入されました。

例

casez (data)
  4'b???1: out = 0;   // Bit0 must be 1, others don't matter
  4'b??1?: out = 1;   // Bit1 must be 1, others don't matter
  4'b?1??: out = 2;   // Bit2 must be 1, others don't matter
  4'b1???: out = 3;   // Bit3 must be 1, others don't matter
endcase

?は「don’t care」を意味します。そのビットは0、1、または何でもかまいません。

チャレンジ

行うこと：

このdecoderが動作するように、不足しているcasez statementを追加してください。

仕組み：

input = 4'b???1 → out = 4'b0001
input = 4'b??1? → out = 4'b0010
input = 4'b?1?? → out = 4'b0100
input = 4'b1??? → out = 4'b1000
default → out = 4'b0000

自分で試してみよう

module decoder (
  input [3:0] in,
  output reg [3:0] out
);
  
  always @(*) begin
    // TODO: casez ステートメントを追加
    // in = 4'b???1 -> out = 4'b0001
    // in = 4'b??1? -> out = 4'b0010
    // in = 4'b?1?? -> out = 4'b0100
    // in = 4'b1??? -> out = 4'b1000
    // default -> out = 4'b0000
  end
  
endmodule