casex と casez
CoddyのVerilogジャーニー「基礎」セクションの一部 — レッスン 56/90。
値の中の特定のビットだけに関心があり、他のビットは無視してよい場合があります。例えば、プライオリティエンコーダでは、他のビットに関係なく、最初の 1 ビットを見つけたいといったケースです。
通常の case ステートメントでは、don't-care ビットのすべての可能な組み合わせをリストアップする必要がありますが、これはワイドバスでは不可能です。
<strong>casez</strong> と <strong>casex</strong> は、?、z、または x を使用して特定のビットを「don't care」として指定できるようにすることでこの問題を解決します。
Casez vs Casex vs Regular Case
| Statement | ドントケアビット | 用途 |
|---|---|---|
case | なし | 完全一致 |
casez | z または ? | プライオリティエンコーダ（推奨） |
casex | x、z、または ? | 使用を避ける（バグの原因） |
<strong>casez</strong>はzまたは?のビットを無視します（推奨）<strong>casex</strong>はxビットも無視します — これはシミュレーションエラーを隠してしまう可能性があります
casex ではなく、常に <strong>casez</strong> を使用してください。 casex が先に作成されましたが、x の値（未初期化のレジスタやシミュレーションエラーを示すことが多い）を無視するため、エンジニアはそれが危険であることに気づきました。より安全な代替手段として casez が導入されました。
例
casez (data)
4'b???1: out = 0; // Bit0 must be 1, others don't matter
4'b??1?: out = 1; // Bit1 must be 1, others don't matter
4'b?1??: out = 2; // Bit2 must be 1, others don't matter
4'b1???: out = 3; // Bit3 must be 1, others don't matter
endcase? は「don't care」を意味します — そのビットは 0、1、または何でも構いません。
チャレンジ
行うこと:
不足している casez 文を追加して、このデコーダを動作させてください。
仕組み:
input = 4'b???1→out = 4'b0001input = 4'b??1?→out = 4'b0010input = 4'b?1??→out = 4'b0100input = 4'b1???→out = 4'b1000- デフォルト →
out = 4'b0000
自分で試してみよう
module decoder (
input [3:0] in,
output reg [3:0] out
);
always @(*) begin
// TODO: casezステートメントを追加
// in = 4'b???1 -> out = 4'b0001
// in = 4'b??1? -> out = 4'b0010
// in = 4'b?1?? -> out = 4'b0100
// in = 4'b1??? -> out = 4'b1000
// default -> out = 4'b0000
end
endmodule
腕試しこのレッスンには短いクイズがあります。レッスンを始めて解答し、進捗を記録しましょう。
